【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は逐次比較形Ａ−Ｄ変換器を有したマイクロコンピュータ等の集積回路、特に低消費電力化に関するものである。

【０００２】

【従来の技術】従来の逐次比較形のＡ−Ｄ変換器を有した集積回路としてのマイクロコンピュータの一例を図３
に示す。 図において、１はマイクロコンピュータで、演算及び制御を行うＣＰＵ（中央処理装置）２と、ＣＰＵ
２の制御データ等を記憶するＲＡＭ３，ＲＯＭ４と、上記各構成要素を接続するデータバス５と、逐次比較形のＡ−Ｄ変換器６を有する。 ７はマイクロコンピュータ１
内へアナログ入力を与える外部端子、８は上記Ａ−Ｄ変換器６へ基準電圧を与える外部端子、９は上記Ａ−Ｄ変換器６へ０Ｖの電源を与える外部端子、１０は上記Ａ−
Ｄ変換器６へＡ−Ｄ変換動作の開始信号を与える外部端子である。 上記Ａ−Ｄ変換器６は、後述の分圧電圧出力手段１４の出力が外部から入力される上記アナログ入力に一致するように比較するコンパレータ１１と、このコンパレータ１１の出力にもとづき後述の分圧電圧出力手段１４を制御する逐次比較レジスタ１２と、直列接続された複数の抵抗より成るラダー抵抗１３と、上記ラダー抵抗１３の各抵抗の両端間をＯＮ−ＯＦＦするスイッチング素子１４ａより成りこのスイッチング素子１４ａを上記逐次比較レジスタ１２の出力データにもとづき選択的に開閉することにより所定の大きさの分圧電圧が得られる分圧電圧出力手段１４と、上記ラダー抵抗１３の電源スイッチ１５と、上記Ａ−Ｄ変換器６の動作制御を行うＡ−Ｄ制御レジスタ１６と、このＡ−Ｄ制御レジスタ１６に設けられた外部からのＡ−Ｄ変換開始信号にもとづき設定されるＡ−Ｄ変換開始・終了ビット１７及び上記電源スイッチ１５のＯＮ−ＯＦＦ制御ビット１８とから成る。 １９は上記外部端子１０から入力されるＡ−Ｄ
変換開始信号、２０は上記電源スイッチ１５のＯＮ−Ｏ
ＦＦを制御する電源スイッチＯＮ−ＯＦＦ制御信号、２
１は上記外部端子７から入力されるアナログ入力、２２
はＡ−Ｄ変換動作の終了を示すＡ−Ｄ変換終了割り込み、２３は上記外部端子ＶＲＥＦ８から入力された基準電圧、２４は上記分圧電圧出力手段１４により選択されコンパレータ１１へ出力される分圧電圧である。

【０００３】次に動作について説明する。 Ａ−Ｄ変換動作は、外部端子１０からＡ−Ｄ変換開始信号１９を入力しＡ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７を”Ｈ”にセットすることにより開始する。 Ａ−
Ｄ変換動作開始の前にあらかじめＡ−Ｄ制御レジスタ１
６の電源スイッチＯＮ−ＯＦＦ制御ビット１８の”Ｈ”
へのセットをソフトウェアで行う。 これによりスイッチ１５がＯＮ状態になり逐次比較動作を行うための分圧電圧（比較電圧）２４をコンパレータ１１に供給することが許可される。 Ａ−Ｄ変換動作は外部端子７から与えられるアナログ入力電圧２１とラダー抵抗１３により分圧された基準電圧２３の比較動作がコンパレータ１１で行われ、その出力を逐次比較レジスタ１２に格納し、そのときの逐次比較レジスタ１２の出力データによってラダー抵抗１３の分圧比を決定し、上記分圧電圧出力手段１
４を制御し、次の比較動作を行うためにコンパレータ１
１へ分圧電圧２４を与えるという動作が逐次比較レジスタ１２が全ビット確定されるまで最上位ビットから１ビットずつ順にハードウェアで自動的に行われる。 次いで、逐次比較レジスタ１２の全ビットが確定するとＡ−
Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７
がハードウェアにより”Ｌ”にセットされ同時にＣＰＵ
２へＡ−Ｄ変換終了割り込み２２を送信する。 ここでＡ
−Ｄ開始・終了ビット１７は、Ａ−Ｄ変換動作中は”
Ｈ”を示し、Ａ−Ｄ変換動作が行われていないときは”
Ｌ”を示す。次いで、Ａ−Ｄ開始・終了ビット１７が”
Ｌ”にセットされたことが確認されると上記電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフトウェアにより”
Ｌ”にセットされ電源スイッチ１５がＯＦＦ状態になる。ここで、Ａ−Ｄ変換開始・終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット１８は同一レジスタの異なるビットである。Ａ−Ｄ変換の結果はＡ−Ｄ変換開始・終了ビット１７がセットされた後、逐次比較レジスタ１２の内容を読み出すことにより確認できる。

【０００４】

【発明が解決しようとする課題】従来の逐次比較形ＡＤ
変換器６を有したマイクロコンピュータ１は以上のように構成されているので、Ａ−Ｄ変換動作が終了し、Ａ−
Ｄ変換開始・終了ビット１７が”Ｌ”にセットされてから、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフトウェアで”Ｌ”にセットされラダー抵抗１３の電源スイッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換動作に無関係な電力がラダー抵抗１３で消費されているという問題点があった。

【０００５】本発明は上記のような問題点を解消するためになされたもので、上記のようなＡ−Ｄ変換動作に無関係な消費電力を削除できる逐次比較形Ａ−Ｄ変換器６
を有したマイクロコンピュータ１を得ることを目的とする。

【０００６】

【課題を解決するための手段】本発明に係る逐次比較形Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、ＡＤ制御レジスタ１６の１個の共通のビットより構成する。

【０００７】

【作用】本発明に係る逐次比較形Ａ−Ｄ変換器６を有した集積回路は、ＡＤ制御レジスタ１６の１個の共通のビットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、この１個の共通のビットが”Ｌ”にセットされるのと同時に上記電源スイッチ１５をＯＦＦする上記制御信号２０が出力される。

【０００８】

【実施例】本発明に係る逐次比較形Ａ−Ｄ変換器６を有した集積回路としてのマイクロコンピュータ１の一実施例を図１に示す。 図３と同じものは同一の符号を付して説明を省略する。 図中、２５はＡ−Ｄ制御レジスタ１６
における例えば最下位ビットで、Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット１８を１個で構成し、電源スイッチＯＮ−ＯＦＦ制御信号２６を出力する。

【０００９】次に動作について説明する。 Ａ−Ｄ変換動作は外部端子１０からＡ−Ｄ変換開始信号１９を入力しＡ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７を”Ｈ”にセットすることにより開始する。 Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４をコンパレータ１１に供給することが許可される。 Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較動作がコンパレータ１１で行われ、その出力を逐次比較レジスタ１２に逐次格納し、その時の逐次比較レジスタ１２の出力データによってラダー抵抗１３の分圧比を決定し、上記分圧電圧出力手段１４を制御して次の比較動作を行うためにコンパレータ１１へ比較電圧２４を与えるという動作を逐次比較レジスタ１２が全ビット確定されるまで最上位ビットから１ビットずつ順にハ−ドウェアですべて自動的に行われる。 次いで，逐次比較レジスタ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアにより”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終了割り込み２２を送信する。 ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット１８は互いに同一レジスタの同一ビットつまり上記ＡＤ
制御レジスタ１６の例えば最下位ビット２５唯１個から構成され、この最下位ビット２５が”Ｌ”にセットされるのと同期して、電源スイッチ１５をＯＦＦする制御信号２６が出力し、電源スイッチ１５がＯＦＦ状態になり、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費されない。

【００１０】なお、上記実施例ではラダー抵抗１３と外部端子９の間にスイッチ１５を設けたものを示したが、
代わりに図２に示す本発明の他の実施例のようにラダー抵抗１３と基準電圧入力端子８との間にスイッチ１５を設けても良い。

【００１１】

【発明の効果】本発明によれば、上記Ａ−Ｄ変換開始・
終了ビットと電源スイッチＯＮ−ＯＦＦ制御ビットとを、Ａ−Ｄ制御レジスタの１個の共通のビットより構成したので、Ａ−Ｄ変換動作時のみラダー抵抗に電流が流れるようになり、Ａ−Ｄ変換動作完了後に動作と無関係な電力が消費されず、従来の逐次比較形のＡ−Ｄ変換器を有した集積回路よりも低消費電力化が図れる。

【図面の簡単な説明】

【図１】本発明に係る逐次比較形Ａ−Ｄ変換器を有した集積回路としてのマイクロコンピュータ１の一実施例を示すブロック図である。

【図２】本発明に係る逐次比較形Ａ−Ｄ変換器を有した集積回路としてのマイクロコンピュータ１の他の実施例を示すブロック図である。

【図３】従来の逐次比較形Ａ−Ｄ変換器を有した集積回路としてのマイクロコンピュータ１の一例を示すブロック図である。

【符号の説明】

１１ コンパレータ １２ 逐次比較レジスタ １３ ラダー抵抗 １４ 分圧電圧出力手段 １４ａ スイッチング素子 １５ 電源スイッチ １６ Ａ−Ｄ制御レジスタ １７ Ａ−Ｄ変換開始・終了ビット １８ 電源スイッチＯＮ−ＯＦＦ制御ビット １９ Ａ−Ｄ変換開始信号 ２０，２６ 電源スイッチＯＮ−ＯＦＦ制御信号 ２１ アナログ入力 ２４ 分圧電圧 ２５ Ａ−Ｄ変換開始・終了ビットと電源スイッチＯＮ
−ＯＦＦ制御ビットを１個で構成するビット

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【手続補正書】

【提出日】平成４年５月２７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】

【発明が解決しようとする課題】従来の逐次比較形Ａ−
Ｄ変換器６を有したマイクロコンピュータ１は以上のように構成されているので、Ａ−Ｄ変換動作が終了し、Ａ
−Ｄ変換開始・終了ビット１７が”Ｌ”にセットされてから、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフトウェアで”Ｌ”にセットされラダー抵抗１３の電源スイッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換動作に無関係な電力がラダー抵抗１３で消費されているという問題点があった。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】

【課題を解決するための手段】本発明に係る逐次比較形Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、 Ａ−Ｄ
制御レジスタ１６の１個の共通のビットより構成する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【作用】本発明に係る逐次比較形Ａ−Ｄ変換器６を有した集積回路は、 Ａ−Ｄ制御レジスタ１６の１個の共通のビットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、この１個の共通のビットが”Ｌ”にセットされるのと同時に上記電源スイッチ１５をＯＦＦする上記制御信号２０
が出力される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】次に動作について説明する。 Ａ−Ｄ変換動作は外部端子１０からＡ−Ｄ変換開始信号１９を入力しＡ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７を”Ｈ”にセットすることにより開始する。 Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４をコンパレータ１１に供給することが許可される。 Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較動作がコンパレータ１１で行われ、その出力を逐次比較レジスタ１２に逐次格納し、その時の逐次比較レジスタ１２の出力データによってラダー抵抗１３の分圧比を決定し、上記分圧電圧出力手段１４を制御して次の比較動作を行うためにコンパレータ１１へ比較電圧２４を与えるという動作を逐次比較レジスタ１２が全ビット確定されるまで最上位ビットから１ビットずつ順にハ−ドウェアですべて自動的に行われる。 次いで，逐次比較レジスタ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアにより”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終了割り込み２２を送信する。 ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット１８は互いに同一レジスタの同一ビットつまり上記Ａ−
Ｄ制御レジスタ１６の例えば最下位ビット２５唯１個から構成され、この最下位ビット２５が”Ｌ”にセットされるのと同期して、電源スイッチ１５をＯＦＦする制御信号２６が出力し、電源スイッチ１５がＯＦＦ状態になり、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費されない。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】