【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は逐次変換レジスタのビット値のアナログ変換値と、アナログ入力信号とを比較器で比較し、この比較結果に応じて当該逐次変換レジスタの先頭ビットから下位ビットに渡り順次「１」又は「０」に逐次変換する制御回路を備えた逐次変換型Ａ／
Ｄ変換装置に関するものである。

【０００２】

【従来の技術】図１０，図１１に、従来の逐次変換型Ａ
／Ｄ変換装置の構成図及び要部構成図の一例を示す。 図１０において、１はアナログ入力信号とＤ／Ａ変換結果の値とを比較する比較器、２はＤ／Ａ変換器へのデコ−
ド入力デ−タ及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３は逐次変換レジスタ２のデジタル値（変換結果）をアナログ値に変換するＤ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変換の複数のアナログ入力信号を選択する等の制御を行う制御回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路４から逐次変換レジスタ２に与えられるビット設定信号群、Ｃ及びＤは、Ａ／
Ｄ変換のその他の制御回路５から逐次変換の制御回路４
及び比較器１に与えられる１ビットの変換信号及びＡ／
Ｄ変換開始の信号、ＥはＤ／Ａ変換器３より出力される比較電圧、Ｆは変換終了の信号である。 また、図１１において、６ａはセット信号Ｓ，リセット信号Ｒを入力してセット，リセットに設定されるとともに、クロック（ＣＬＫ）の入力の“Ｈ”期間にデ−タを取り込み、立ち下がりに同期して、デ−タをラッチするラッチ回路、
６ｂは、クロック（ＣＬＫ）の入力の“Ｌ”期間にデ−
タを取り込み、立ち下がりに同期して、デ−タをラッチするラッチ回路であり、ラッチ回路６ａ，６ｂでシフタＳを構成する。 ７７〜７０，７Ｓは逐次変換の制御回路４を構成するシフタＳのビットで、ビット７０方向に下位となっている。 Ｂ７〜Ｂ０は図１０のビット設定信号Ｂに相当する逐次変換レジスタ２のビットａ７〜ａ０に与えられるビット設定信号である。 すなわち、制御回路４はラッチ回路６ａ，６ｂを従続接続することにより構成されるシフタＳより成り、各シフタＳによりビット７
７〜７０，７Ｓが構成される。

【０００３】次に動作について説明する。 まず、Ａ／Ｄ
変換の開始にともない、Ａ／Ｄ変換開始信号Ｄが、アクティブとなり、図１０の逐次変換の制御回路４のビット７７のシフタがセットされる。 これによって、１ビットの変換信号の変化に同期して、ビット設定信号Ｂ７がアクティブとなり、逐次変換レジスタ２の先頭ビットａ７
に「１」がセットされ、逐次変換レジスタ２はビットａ
７が「１」，ビットａ６〜ａ０が「０」に設定される。
この状態で逐次変換レジスタ２のデジタル値をＤ／Ａ変換器３がアナログ値（比較電圧Ｅ）にデコ−ドし、この比較電圧Ｅと外部から入力されるアナログ入力電圧Ａとの比較を、１ビットの変換信号Ｃに同期して行い、この比較結果が、アナログ入力信号ＡよりＤ／Ａ変換器３からの比較電圧Ｅの方が大きかった時のみ、変換と同時に「１」がセットされたビットａ７のビットをクリアして「０」にする。 このようにして、まずビットａ７の変換を行う。 次に、ビットａ６の変換を行うために、再度、
１ビットの変換信号Ｃがアクティブとなる。 これにより、ビット７７にセットされた「１」のデ−タがビット７６にシフトし、ビット７７には「０」がラッチされる。 これにより、ビット設定信号Ｂ６のみアクティブとなり、ビットａ６に「１」がセットされ、ａ７がａ７の変換結果（「１」又は「０」），ａ６が「１」，ａ５〜
ａ０が「０」の状態でデコ−ドされたＤ／Ａ変換器３からの比較電圧とアナログ入力電圧Ａとの比較が、１ビットの変換信号Ｃに同期して行われる。 ビットａ７の変換時と同様に、アナログ入力電圧Ａよりも比較電圧Ｅの方が大きかった時のみビットａ６をクリアする。 このように、変換開始によりビット７７にセットされた「１」のデ−タを、１ビットの変換信号Ｃに同期して、逐次変換の制御回路４を構成しているシフタＳのビット７６〜７
０へとシフトさせることにより、ビットａ７〜ａ０に順に「１」をセットすることとし、ビットａ７〜ａ０のそれぞれの時に、Ｄ／Ａ変換器３によりデコ−ドされ、出力される比較電圧Ｅとの比較を繰り返すことによって、
「１」がセットされたビット７７〜７０を「１」のままとするか「０」にクリアするかによって各ビットの値を決定して、１つのＡ／Ｄ変換結果を逐次変換レジスタ２
に得る。 さらに、ビット７Ｓまでデ−タがシフトすると変換終了の信号Ｆがアクティブとなり変換を終了する。
このような逐次変換型Ａ／Ｄ変換装置は、例えば図１２
に示すように自動車のエンジンのラジエ−タ水温ＴＲ，
エンジンブ−スト圧力ＢＰ，車両加速度ＭＰ等の入力をデジタル信号に変換するために用いられ、上記制御回路５では上記ラジエ−タ水温ＴＲ，エンジンブ−スト圧力ＢＰ，車両加速度ＭＰ等を選択的に比較器１に上記アナログ信号Ａとして取り込んでデジタル信号に変換させる。

【０００４】

【発明が解決しようとする課題】従来の逐次変換型Ａ／
Ｄ変換装置は以上のように構成されているため、変動の小さなアナログ入力信号の変換に対しても、常に一定の変換時間が必要であった。 例えば、上記ラジエ−タ水温ＴＲについては、エンジンスタ−ト後一定時間ｔ１経過後では図１３に示すように時間経過に対するその変動幅が僅かであり、ＴＲ１からＴＲ２までの一定の範囲Ｐを変動するのみであるにもかかわらず、逐次変換レジスタ２を先頭のビットから順次「１」に設定し、ここから逐次変換を実行していたので、結果を得るのに時間を要していた。

【０００５】本発明は上記のような問題点を解消するためになされたもので、変動の小さなアナログ入力信号の変換に対して、変換精度を落とすことなく、従来よりも短い変換時間で変換を行うことができる逐次変換型Ａ／
Ｄ変換装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】本発明に係る逐次変換型Ａ／Ｄ変換装置は、逐次変換レジスタ２のビットの値を固定するビットを設定する固定ビットレジスタと、その固定ビットを「１」又は「０」に設定する固定値レジスタと、固定ビットレジスタで設定されたビットよりも下位のビットを設定する変換開始位置設定回路とを備え、
制御回路４では変換開始位置設定回路で設定されたビットから逐次変換を開始するようにした。

【０００７】

【作用】本発明に係る逐次変換型のＡ／Ｄ変換装置では、あらかじめ変換結果の数ビットを固定して、固定されていないビットのみの変換を実施することにより、従来よりも短い時間で変換を実施できる。

【０００８】

【実施例】図１ないし図６に本発明の一実施例における逐次変換型のＡ／Ｄ変換装置の構成図を示す。 各図において、１はアナログ入力信号ＡとＤ／Ａ変換器３からの比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３はＤ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変換のその他の制御回路、８は固定デ−タ値を設定するための固定値レジスタ、９は固定ビットを設定するための固定ビットレジスタ、１０７〜１００は固定ビットレジスタ９の値と、変換開始信号とにより、固定デ−タの逐次変換レジスタ２へのロ−ドを制御する信号を生成するアンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定されていないビットのオ−ル「０」及びオ−ル「１」の検出回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変換の制御回路４及び比較器１に与えられる１ビットの変換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器３より出力される比較電圧、Ｆは、変換終了の信号である。 さらに各図において、６ａはセット（Ｓ），リセット（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タのラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当する逐次変換レジスタ２のビットａ７〜ａ０に与えられる制御信号である。 １４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各ビットに「１」をセットするための制御信号をデコ−ドしているアンド回路である。 この場合、シフタＳのビット７７〜ビット７０を構成するラッチ回路６ａのセット信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれたとき、そのビット７７〜ビット７０が強制的に「１」にセットされる。 例えば、変換開始位置設定信号ｅ４が「１」となると、ビット７４のみが「１」にセットされる。 このとき、逐次変換の制御回路４の通常の動作に従ってビット７４を先頭ビットとしてビット７４〜ビット７０について順次逐次変換が実行される。 つまり、ビット７４から逐次変換が開始される。 ここで、変換開始位置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。 このアンド回路１６〜２３には、固定ビットレジスタ９のビット信号ｄ７〜ｄ０とその反転した信号との所定の組合せにもとづく入力が供給される。 例えば、アンド回路１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。 なお、ビットｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれの反転信号は図４のインバ−タ回路１６ａ〜１６ｈにより生成される。 従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路１９のみがアクティブとなるので変換開始位置設定信号ｅ４のみが１となってシフタＳのビット７４から逐次変換が開始される。 また、本発明のＡ／Ｄ変換装置は、図５に示すように、固定ビットレジスタ９のビットｄ７の反転信号とビットａ７，ビットｄ６の反転信号とビットａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビットａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のアンドをそれぞれとるアンド回路１４ｂ及びこれら各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビットがオ−ル０（全ビット０）を検出して、オ−ル０検出信号ＩＲＱ１を出力する全ビット０検出回路１４を備える。 また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビットｄ３とビットａ３，ビットｄ２とビットａ２，ビットｄ１とビットａ１，ビットｄ０とビットａ０のオアをそれぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。

【０００９】次に動作について説明する。 本発明の一実施例におけるＡ／Ｄ変換も、逐次変換方式であるため基本的な動作は従来例と同様である。 異なる点は、変換開始時に、逐次変換レジスタ２の指定されたビットを指定された値に固定して、固定されたビットの次のビットより、例えば「１」をセットし始めて変換を行っていく。
つまり、まず最初に、固定ビットレジスタ９及び固定デ−タレジスタ８に、固定するビットに例えば「１」をセットするような固定ビットデ−タ及び固定値デ−タを設定する。 この状態でＡ／Ｄ変換を開始していく。 Ａ／Ｄ
変換開始の信号Ｄがアクティブとなると、固定ビットレジスタ９の値より、固定ビットに対応するアンド回路１
０のみアクティブとなり、当該固定ビットに対応した固定値レジスタ８のビットのみ、デ−タが、逐次変換レジスタ２にロ−ドされる。 また、これと同時に、図２に示す逐次変換の制御回路４においては、固定ビットレジスタの値より、固定ビットの次のビットをセットするためのデコ−ド回路１６〜２１のどれか１つアクティブとなり、変換開始位置設定信号ｅ７〜ｅ０のどれか１つの信号がアクティブとなるため、シフタＳの対応したビットのみに例えば「１」がセットされる。 この状態で、従来のＡ／Ｄ変換と同様に「１」がセットされたシフタＳのビットに対応する逐次変換レジスタ２のビットより下位のビットについて、１ビットずつの変換を繰り返してＡ
／Ｄ変換を行う。 すなわち、本発明のＡ／Ｄ変換装置は、固定ビットより下位のビットについてしか変換を行わない。 例えば、今、逐次変換レジスタ２の上位ビットａ７，ａ６，ａ５を１，０，０に固定化する場合を考えると、まず固定ビットレジスタ９のビットｄ７，ｄ６，
ｄ５のみを１とする。 すなわち、ビットｄ７〜ｄ０に順次１，１，１，０，０，０，０，０を設定し、固定値レジスタ８のビットｃ７〜ｃ５を１，０，０とする。 すなわち、ビットｃ７〜ｃ０を１，０，０，０，０，０，
０，０に設定して、変換開始の信号Ｄにより変換を開始したとすると、アンド回路１０７，１０６，１０５のみがアクティブとなり、これに接続されたトランスミッションゲ−ト１１７，１１６，１１５のゲ−トが開かれ、
固定値レジスタ８のビットｃ７，ｃ６，ｃ５に設定された１，０，０がビットａ７，ａ６，ａ５にそれぞれロ−
ドされる。 つぎに、変換開始位置設定回路４Ｍのアンド回路１９のみの変換開始位置設定信号ｅ４が１で、アクティブとなり、この変換開始位置設定信号ｅ４によりシフタＳのビット７４が１にセットされ、逐次変換の制御回路４独自の動作にもとづきビットａ４以下のビットａ
４〜ａ０の逐次変換のみが行われるため、まず、ビットａ４に「１」をセットして変換が開始され、順にビットａ０まで交換を行っていき１つの変換値を得る。

【００１０】本発明によれば、図１４のような変動の小さなアナログ入力信号の変換においては、変換時間を短縮し、かつ、同じ精度の変換結果を得ることができるまた、本発明では、変換結果において、固定されていないビットのデ−タが、オ−ル「０」，オ−ル「１」の場合を検出する回路１４，１５により、アナログ入力の電圧が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を検出することが可能で、この検出信号を割り込み信号ＩＲ
Ｑ１，ＩＲＱ２として使用することにより、このような場合の対処を割り込み処理によって行うことができる。
すなわち、図１４においてアナログ入力信号があらかじめ設定した範囲Ｐの下限を逸脱するか上限を逸脱すれば全ビット０検出回路１４，全ビット１検出回路１５より割り込み信号ＩＲＱ１，ＩＲＱ２を出力するので割り込みル−チンに入り、ここで図示しない警報手段としての警報ランプを発生するか割り込みにより動作を中断することにより、事後策を講ずることができる。 あるいは、
オ−ル「０」又は、オ−ル「１」の検出によるＩＲＱ
（割り込み信号）の発生により割り込み処理ル−チンに入り、その割り込み処理ル−チンにて、固定ビットレジスタ９及び固定値レジスタ８のデ−タを再設定し、アナログ入力の変動可能範囲を変えて、変換を継続していくような処理を行う場合、等が考えられる。

【００１１】さらに、図７に示すように複数のアナログ入力信号ＴＲ，ＢＰ，ＭＲ等を複数入力するようにし、
これらのアナログ入力信号ＴＲ，ＢＰ，ＭＲ等をセレクトしてＡ／Ｄ変換を行う構成の場合には、各アナログ入力信号ごとに一対の固定ビットレジスタ９ａ〜９ｃと固定値レジスタ８ａ〜８ｃを有するようにして、アナログ入力信号の選択に応じてこれらのレジスタを選択するように構成してもよい。 このことを、４入力の８ビットＡ
／Ｄ変換装置を１例として図８を用いて次に述べる。 本実施例においては、アナログ入力信号Ａ１（ＴＲ）に対して第１固定値レジスタ８ａ，第１固定ビットレジスタ９ａ、アナログ入力信号Ａ２（ＢＰ）に対して第２固定値レジスタ８ｂ，第２固定ビットレジスタ９ｂ、アナログ入力信号Ａ３（ＭＲ）に対して第３固定値レジスタ８
ｃ，第３固定ビットレジスタ９ｃ、アナログ入力信号Ａ
４に対して第４固定値レジスタ８ｄ，第４固定ビットレジスタ９ｄをそれぞれ有しており、変換を行うアナログ入力信号に対応したいずれかの固定ビットレジスタ及び固定値レジスタが選択され、この選択されたレジスタのデ−タにより制御し変換を実施していく。 つまり、図８
において、４つの各アナログ入力信号Ａ１〜Ａ４は、それぞれ、トランスミッションゲ−ト２４〜２７を介して、コンパレ−タのアナログ入力に接続されており、アナログ入力選択レジスタ２８のデ−タをデコ−ド回路２
９でデコ−ドした制御信号により、アナログ入力が１つ選択され、その入力をコンパレ−タのアナログ入力へ伝える。 同時に、この選択信号により選択されたアナログ入力に対応する固定ビットレジスタ，固定値レジスタを選択する。 そして、この選択された固定ビットレジスタのデ−タ、及び固定値レジスタのデ−タを各制御回路へ供給するための信号（ｄ０７〜ｄ００，ｃ０７〜ｃ０
０）を、各ゲ−ト回路Ｇを介して、上記実施例（図１）
の固定ビットレジスタ９のデ−タ（ｄ７〜ｄ０），固定値レジスタ８のデ−タ（ｃ７〜ｃ０）の代わりに各制御回路に供給する。 これにより、Ａ／Ｄ変換は選択されたアナログ入力信号に対応する固定ビット，固定値を用い変換を行っていくことができる。 このような構成にすれば、各アナログ入力信号ごとに最適な設定を行うことができ、変換に要するト−タル時間の短縮を図ることができる。 また図９に示すように変動幅が共通な複数のアナログ入力信号ＴＲ１，ＴＲ２，ＴＲ３から成る１つのグル−プごとに一対の固定ビットレジスタ９と固定値レジスタ８を共通に割当てるように構成しても良い。

【００１２】

【発明の効果】本発明によれば、逐次変換レジスタのビットの値を固定するビットを設定する固定ビットレジスタと、その固定ビットを「１」または「０」に設定する固定値レジスタと、固定ビットレジスタのビットにもとづき固定ビットレジスタで設定された逐次変換レジスタにおけるビットよりも下位のビットを設定する変換開始位置設定回路とを備え、制御回路では変換開始位置設定回路で設定されたビットから逐次変換を開始するようにしたので、変動の小さなアナログ入力信号において、変換時間を短縮し、かつ、同じ精度の変換結果を得ることができる逐次変換型Ａ／Ｄ変換装置が実現される。 また、逐次変換レジスタの固定されていないビットの変換値が、全ビット「０」であることを検出する全ビット０
検出回路、及び全ビット「１」であることを検出する全ビット１検出回路を備えた場合は、アナログ入力信号が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を簡単に検出することが可能で、この検出信号を割り込み信号として使用することにより、このような場合の対処を割り込み処理によって行うことができる逐次変換型Ａ／
Ｄ変換装置が実現される。

【図面の簡単な説明】

【図１】本発明に係る逐次変換型Ａ／Ｄ変換装置の一実施例を示す構成図である。

【図２】本発明に係る逐次変換の制御回路の一例を示す構成図である。

【図３】本発明に係る変換開始位置設定回路の一例を示す概略構成図である。

【図４】本発明に係るインバ−タ回路の一例を示す概略構成図である。

【図５】本発明に係る全ビット０検出回路の一例を示す構成図である。

【図６】本発明に係る全ビット１検出回路の一例を示す構成図である。

【図７】本発明に係る逐次変換型Ａ／Ｄ変換装置の他の実施例を示す構成図である。

【図８】本発明に係る逐次変換型Ａ／Ｄ変換装置を４入力の８ビットＡ／Ｄ変換装置で構成した場合の実施例を示す構成図である。

【図９】本発明に係る逐次変換型Ａ／Ｄ変換装置の他の実施例を示す構成図である。

【図１０】従来の逐次変換型Ａ／Ｄ変換装置の一例を示す構成図である。

【図１１】従来の逐次変換型Ａ／Ｄ変換装置の一例を示す詳細構成図である。

【図１２】従来のこの種の装置でＡ／Ｄ変換されるアナログ入力の一例を示す図である。

【図１３】従来の逐次変換型Ａ／Ｄ変換装置へのアナログ入力信号の一例を示す図である。

【符号の説明】

２ 逐次変換レジスタ ４ 逐次変換の制御回路 ４Ｍ 変換開始位置設定回路 ８ 固定値レジスタ ９ 固定ビットレジスタ

【手続補正書】

【提出日】平成４年１０月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】

【実施例】図１ないし図６に本発明の一実施例における逐次変換型のＡ／Ｄ変換装置の構成図を示す。 各図において、１はアナログ入力信号ＡとＤ／Ａ変換器３からの比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３はＤ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変換のその他の制御回路、８は固定デ−タ値を設定するための固定値レジスタ、９は固定ビットを設定するための固定ビットレジスタ、１０７〜１００は固定ビットレジスタ９の値と、変換開始信号とにより、固定デ−タの逐次変換レジスタ２へのロ−ドを制御する信号を生成するアンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定されていないビットのオ−ル「０」及びオ−ル「１」の検出回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変換の制御回路４及び比較器１に与えられる１ビットの変換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器３より出力される比較電圧、Ｆは、変換終了の信号である。 さらに各図において、６ａはセット（Ｓ），リセット（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タのラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当する逐次変換レジスタ２のビットａ７〜ａ０に与えられる制御信号である。 １４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各ビットに「１」をセットするための制御信号をデコ−ドしているアンド回路である。 この場合、シフタＳのビット７７〜ビット７０を構成するラッチ回路６ａのセット信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれたとき、そのビット７７〜ビット７０が強制的に「１」にセットされる。 例えば、変換開始位置設定信号ｅ４が「１」となると、ビット７４のみが「１」にセットされる。 このとき、逐次変換の制御回路４の通常の動作に従ってビット７４を先頭ビットとしてビット７４〜ビット７０について順次逐次変換が実行される。 つまり、ビット７４から逐次変換が開始される。 ここで、変換開始位置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。 このアンド回路１６〜２３には、固定ビットレジスタ９のビット信号ｄ７〜ｄ０とその反転した信号との所定の組合せにもとづく入力が供給される。 例えば、アンド回路１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。 なお、ビットｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれの反転信号は図４のインバ−タ回路１６ａ〜１６ｈにより生成される。 従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路１９のみがアクティブとなるので変換開始位置設定信号ｅ４のみが１となってシフタＳのビット７４から逐次変換が開始される。 また、本発明のＡ／Ｄ変換装置は、図５に示すように、固定ビットレジスタ９のビットｄ７の反転信号とビットａ７，ビットｄ６の反転信号とビットａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビットａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のナンドをそれぞれとるアンド回路１４ｂ及びこれら各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビットがオ−ル０（全ビット０）を検出して、オ−ル０検出信号ＩＲＱ１を出力する全ビット０検出回路１４を備える。 また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビットｄ３とビットａ３，ビットｄ２とビットａ２，ビットｄ１とビットａ１，ビットｄ０とビットａ０のオアをそれぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】