技术领域
[0001] 本
发明涉及CMOS集成
电路设计领域，具体涉及一种带斩波稳定的ΣΔ型和SAR型混合型ADC。
背景技术
[0002] 随着科学技术的飞速发展，数字
信号处理技术越来越广泛的应用在各种科学和日常生活领域。数字系统处理的信号为
数字信号，然而自然界中的信号，如
温度、压
力、速度、声音等这些在工业检测控制和生活中经常见到用到的物理量都是连续变化的
模拟信号。为了使数字系统能够对这些的模拟信号进行处理，就需要实现模拟和数字之间的相互转换，
模数转换器(ADC)成为模拟系统与数字系统连接的关键部件。
[0003] 由于不同系统对于ADC的
精度、
采样率、功耗、噪声等要求不尽相同，因此发明出了各种拓扑结构的ADC类型，如Flash型、Floding型、Pipeline型、Subraning型、Time-Interleaved型、Cyclic型、ΣΔ型和SAR型。其中，逐次逼近型(SAR)ADC因其简单的结构和极低的功耗而被广泛的应用在便携式仪器
电池的供电
表盘、数字信号采集发射装置和病人监视设备等领域。但由于工艺条件的限制，如系统误差、噪声、电容值失配等的影响下，SAR型ADC的有效精度很难做到12位及以上。为了提高SAR型ADC的精度，必须引入较复杂的数字校准
算法；Sigma-delta型(ΣΔ)ADC是利用
过采样和噪声整形技术，以速度换取精度方式达到很高的模数转换精度，被广泛应用在音频系统、工业测量、通信和多媒体等领域。但当精度要求很高时，ΣΔ型ADC需通过增加过采率、积分器级数等方式，对
运算放大器、
开关、反馈DAC、数字
滤波器等模
块提出更高要求，导致功耗增加和设计稳定变差。
[0004] 目前，结合了ΣΔ型ADC和SAR型ADC各自优点的新型混合型ADC得到越来越多的关注。这种混合型ADC主要有三种结构：1、利用低精度SAR型ADC作为ΣΔ型ADC的量化器，这样节省了原有ΣΔ型ADC的比较器部分和作为模拟求和的
运算放大器。但该结构与传统多位量化ΣΔ型ADC具有相同的缺点，即系统线性度较差；2、采用两级量化方式，第一级为SAR型ADC进行粗量化，第二级为ΣΔ型ADC进行精细量化，SAR型ADC的输出同时用作调整ΣΔ型ADC参考
电压范围，该拓扑结构中整体转换精度不依赖于精细量化精度，因此放宽了对ΣΔ型ADC的要求；3、采用两级量化方式，第一级为ΣΔ型ADC，第二级为SAR型ADC，首先由ΣΔ型ADC对
输入信号进行粗量化，所产生的数字信号作为模数转换的高位，ΣΔ型ADC积分器的模拟输出作为SAR型ADC的输入，并由SAR型ADC进行第二步的细量化，所产生的数字信号作为模数转换的低位。在现有文献中，如
专利Hybird Delta-Sigma/SAR Analog to Digital Converter and Methods for Using Such,US 2008/0258951 A1中，采用SAR型ADC和ΣΔ型ADC公用积分器、比较器的方式，但这种方法需要在多相时钟下不断改变采样信号、电容比例、基准电压等，工作时钟十分复杂，且容易因漏电而导致的精度降低。
发明内容
[0005] 本发明提供了一种带斩波稳定的ΣΔ型和SAR型混合型ADC，以改善现有混合型ADC性能
缺陷，使其具有失配电压小、功耗低、转换速率高等优点。
[0006] 本发明的目的是这样实现的：
[0007] 一种带斩波稳定的ΣΔ型和SAR型混合型ADC，包括：ΣΔ型ADC101、SAR型ADC102以及MSB/LSB组合逻辑103；
[0008] 技术说明：
[0009] ΣΔ型ADC101，由积分器部401、比较器部一402、计数器部403组成；其中，积分器部401的输出连接至比较器部一402的差分输入端；比较器部一402输出的正端连接至计数器部403，比较器部一402的差分输出作为积分器部401参考电压采样部分开关的
控制信号；计数器部403的输出一方面作为ΣΔ型ADC的数字
输出信号，另一方面作为混合型ADC的MSB部分；
[0010] SAR型ADC102，由N-bit DAC部一201-1、N-bit DAC部二201-2、比较器部二202和
逐次逼近寄存器部203组成；其中，N-bit DAC部一201-1为
数模转换器正端，其输入为正输入信号VIN+、参考电压VREF+和VREF-，其输出连接在比较器部二202的正端；N-bit DAC部二201-2为
数模转换器负端，其输入为负输入信号VIN-、参考电压VREF+和VREF-，其输出连接在比较器部二202的负端；比较器部二202的输出连接在逐次逼近寄存器部203输入端；逐次逼近寄存器部203的输出一方面作为SAR型ADC的数字输出信号，另一方面连接在两个N-bit DAC部控制每次位转换；
[0011] N-bit DAC部一201-1和N-bit DAC部二201-2的部分具有乘2功能，一方面，采样输入信号时由两个相等的电容进行采样，另一方面，位转换时只由一个电容来完成；其中，具有乘2功能的单端结构1-bit DAC由二输入与非
门301、302，
反相器303、304、305、开关306、307、308、309、310、311、312，电容313、314组成；正常工作时，电容313、314取值相同且电容
313、314上的电荷均为C(VCM-VIN+)；位转换时，电容313两端均接共模电平VCM，使电荷转移到电容314上，实现对2VIN进行的转换。
[0012] 输入信号Vin作为混合型ADC的输入接入ΣΔ型ADC101的输入端，ΣΔ型ADC101具有两个输出，分别为积分器的模拟输出和计数器的数字输出；其中，积分器的模拟输出连接在SAR型ADC102的输入端作为SAR型ADC的模拟输入信号，计数器的数字输出作为混合型ADC输出的MSB部分连接在MSB/LSB组合逻辑103的输入端，SAR型ADC102的输出作为混合型ADC输出的LSB部分连接在MSB/LSB组合逻辑103的输入端；MSB/LSB组合逻辑103将MSL和LSB连接在一起，构成混合型ADC的最终数字输出。
[0013] 本发明的有益效果在于：
[0014] 1.本发明采用带斩波稳定的ΣΔ型ADC结构，对内部的整个模拟信号通路进行斩波，有效地消除失调和低频噪声，获得极低的误差和漂移；
[0015] 2.在传统的采样
基础上，增加了对输入信号的采样控制开关，并在传统的双相不交叠时钟clk1和clk2基础上，增加两相不交叠时钟sel_in和sel_vcm。在完成一次模数转换过程中对参考电压的积分次数比输入信号的积分次数多一次，使得转换完成后积分器的输出范围满足后续SAR型ADC输入范围的要求；
[0016] 3.本发明在具体工作时，对于电容313处于位转换期间另一端的电压并不要求一定为共模电平VCM，由于差分电路的作用，只要上下两端均接相同的电压即可；
[0017] 4.本发明的混合型ADC输入信号有1LSB变化时，SAR型ADC精细量化数字输出有一个码值的变化；
[0018] 5.本发明的混合型ADC具有失配电压小、功耗低、转换速率高的优点。
附图说明
[0019] 图1为一种带斩波稳定的ΣΔ型和SAR型混合型ADC的结构图；
[0020] 图2(a)为本发明中SAR型ADC的结构示意图；
[0021] 图2(b)为本发明中SAR型ADC的工作时序示意图；
[0022] 图3为本发明中具有乘2功能的单端结构1-bit DAC的电路示意图；
[0023] 图4为本发明中带斩波稳定的1阶ΣΔ型ADC的结构示意图；
具体实施方式
[0024] 下面结合附图对本发明做进一步描述：
[0025] 图1为一种带斩波稳定的ΣΔ型和SAR型混合型ADC的结构图。该ADC由ΣΔ型ADC101、SAR型ADC102、MSB/LSB组合逻辑103组成。输入信号VIN作为整个ADC的输入加载在ΣΔ型ADC101的输入端，ΣΔ型ADC101具有两个输出，分别为积分器的模拟输出和计数器的数字输出，其中积分器模拟输出连接在SAR型ADC102的输入端，作为SAR型ADC的模拟输入信号，计数器的数字输出作为整个ADC输出的MSB部分连接在MSB/LSB组合逻辑103。SAR型ADC102的输出作为整个ADC输出的LSB部分连接在MSB/LSB组合逻辑103。MSB和LSB组合逻辑部分103将MSL和LSB连接在一起，构成ADC的最终数字输出。
[0026] 具体说明如下：
[0027] ΣΔ型ADC的位数为M位，SAR型ADC为N位，ΣΔ型ADC可以采用一阶或二阶IncrementalΣΔ型ADC结构。这里以一阶ΣΔ型ADC为例，为获得M-bit的数字输出，其转换周期为2M个时钟周期。经过2M个周期后，积分器的输出Vout为
[0028]
[0029] 其中，VOUT为积分器输出的差分电压值VOUT＝VOUT+-VOUT-，VIN为输入差分电压，VIN＝(+VIN)-(-VIN)，+VIN＝VIN+-VIN-，-VIN＝VIN--VIN+，VREF＝(+VREF)-(-VREF)，+VREF＝VREF+-VREF-，-VREF＝VREF--VREF+，系数2是因为斩波技术对输入和反馈电压分别进行了两次采样，CS为采样电容，CI为积分电容，CF为参考电压采样电容。X表示比较器输出为1的次数，Y表示输出为0的次数，X+Y＝2M，当比较器输出为1时减去VREF，当比较器输出为0时，加上VREF。
[0030] 当输入发生微小的变化，不影响X和Y的值，积分器的输出变化为：
[0031]
[0032] 可见虽然输入信号变化很小，但ADC的第一级提供给第二级SAR型ADC的输入乘以了系数 使得第二级可以很容易分辨出输入的变化。
[0033] 当输入信号范围为±VREF，ΣΔ型ADC为M-bit，SAR型ADC为N-bit，输入信号的
分辨率应该为 即 当整体ADC输入信号变化1LSB，经过第一级的2M个周期，ΣΔ型ADC积分器的输出，即提供给第二级SAR型ADC的输入为：
[0034]
[0035] 对于N-bit的SAR ADC来说，由于其参考电压也为±VREF，因此其输入分辨率为在这种结构中，需满足Cs＝1/4CI,由式(3)可以看到，只有当输入变化2LSB时，SAR型ADC的输出才会有一个码值的变化，因此，需要对ΣΔ型ADC的积分器输出做2倍的放大才可以。
[0036] 图2(a)为SAR型ADC的结构示意图，该SAR型ADC由N-bit DAC201-1、201-2、比较器部202和逐次逼近寄存器部203组成。N-bit DAC201-1为数模转换器正端，其输入为正输入信号Vin+、参考电压VREF+和VREF-，其输出连接在差分比较器部202正端。N-bit DAC201-2为数模转换器负端，其输入为负输入信号VIN-、参考电压VREF+和VREF-，其输出连接在差分比较器部202负端。比较器部202输出连接在逐次逼近寄存器部203输入端，逐次逼近寄存器部203的输出一方面作为N-bit SAR型ADC的数字输出，另一方面连接在N-bit DAC部，控制每一次位转换。
[0037] 图2(b)工作时序部分的CNVRT、clk、Discharging、offset autzeroing、Sampling和Sleeping为SAR型ADC工作时钟。其中clk为系统时钟，CNVRT为SAR型ADC的工作时钟，即当CNVRT到来，SAR型ADC开始工作，其
频率即为SAR型ADC的转换频率，clk和CNVRT两个信号由外部提供，其余四个信号由逐次逼近寄存器产生。首先，Discharging信号变为1,N-bit DAC所有电容的正负极被短接，全部电容放电之后offset autzeroing信号变为高，为比较器失调消除提供共模电平，随后，采样输入信号，之后在clk的作用下，完成N-bit的AD转换。
[0038] 图3为应用于图2(a)中N-bit DAC部分的具有乘2功能的单端结构1-bit DAC的电路示意图，SAR型ADC采样输入信号时，由两个相等的电容进行采样，位转换时，只由一个电容来完成。该具有乘2功能的单端结构的1-bit DAC由二输入与非门301、302，反相器303、304、305、开关306、307、308、309、310、311、312，电容313、314组成。在图3中，VCM表示共模电平、VREF+和VREF-表示参考电压、VIN+表示输入信号正端，由于该电路图为单端结构图，因此只有VIN+，与之对称的为VIN-端。Cycle、AZ、SMP、Dis_chg均为开关控制信号，Dn表示当前位的数字输出。在具体工作过程中，电容C1、C2上的电荷均为C(VCM-VIN+)，位转换时，电容313的两端均接VCM，因此电荷转移到了电容314上，这样进行位转换时是对2VIN进行的转换。事实上，对于电容313处于位转换期间另一端的电压并不要求一定为VCM，由于差分电路的作用，只要上下两端均接相同的电压即可。
[0039] 传统的IncrementalΣΔ型ADC经过2M个时钟周期转换后，积分器输出范围为或者 而第二级SAR型ADC所需要的输入范围是 其原因在
申请号为201811582842.7的专利“带斩波稳定的适用于混合型ADC结构的ΣΔADC”中有详细解释。因此需要将ΣΔ型ADC积分器的输出从 (输入为正时)和
(输入为负时)调整为 才可以。
[0040] 图4为本发明中带斩波稳定的1阶ΣΔ型ADC的结构示意图，本发明在传统的采样基础上，增加了对输入信号的采样控制开关，并在传统的双相不交叠时钟clk1和clk2基础上，增加两相不交叠时钟sel_in和sel_vcm。其中clk1和clk2的周期数为2M+1，其中M是ADCM的数字输出位数，sel_in和sel_vcm的周期数为2。使得在完成一次模数转换过程中对输入信号的积分次数为2M次，而对参考电压VREF的积分次数为2M+1次。当输入信号VIN为正时，在2M个周期结束时刻，最后一个周期采样的VREF为VREF--VREF+，当输入信号为负时，最后一个周期采样的VREF为VREF+-VREF-，使得转换完成后积分器的输出范围满足后续SAR型ADC输入范围的要求。
