[0002] 本申请要求于2018年4月6日在韩国知识产权局提交的韩国
专利申请第10-2018-0040602号的优先权，其内容以引用的方式全部并入本文。
技术领域
[0003] 本
发明构思涉及包括数字时间转换器(DTC)电路的
半导体电路，更具体地涉及
锁相环电路、包括DTC电路的
时钟信号生成器、操作锁相环电路和时钟信号生成器的方法、以及无线通信设备。
背景技术
[0004] DTC通过根据接收到的数字代码延迟输入的参考时钟信号来生成延迟后的时钟信号。DTC可以用在示波器、分数N锁相环(PLL)、时间交错的
模数转换器(ADC)等中。分数N PLL电路中包括的DTC可以预先将参考时钟信号延迟对应于量化误差的延迟量，并且提供延迟后的参考时钟信号作为锁相环的输入时钟，从而可以预先移除分数N PLL电路的量化误差。为了DTC的有效操作，期望快速推导出满足包括DTC的时钟信号生成器的操作条件的DTC的增益值。
发明内容
[0005] 本发明构思提供了能够减少推导用于操作数字时间转换器(DTC)的增益值所花费的时间的锁相环电路、时钟信号生成器、以及操作锁相环电路和时钟信号生成器的方法。
[0006] 根据一些示例
实施例，提供了一种被配置为基于参考时钟信号生成目标输出时钟信号的时钟信号生成器。所述时钟信号生成器包括数字时间转换器(DTC)，所述DTC被配置为基于输入代码延迟参考时钟信号，以生成延迟时钟信号并输出所述延迟时钟信号。所述时钟信号生成器还包括DTC
控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。所述时钟信号生成器还包括锁相环，该锁相环被配置为基于所述延迟时钟信号和所述以前生成的输出时钟信号的分频时钟信号生成所述目标输出时钟信号，所述目标输出时钟信号被锁定到所述延迟时钟信号。
[0007] 根据一些示例实施例，提供了一种锁相环电路，所述锁相环电路包括：锁相环，所述锁相环被配置为基于输入时钟信号和以前生成的输出时钟信号的分频时钟信号生成目标输出时钟信号，所述目标输出时钟信号被锁定到所述输入时钟信号；
调制器，所述调制器被配置为改变所述锁相环的分频比，并且输出根据改变后的分频比产生的误差值；数字时间转换器(DTC)，所述数字时间转换器被配置为基于输入代码延迟参考时钟信号，以生成所述输入时钟信号并将所述输入时钟信号提供给所述锁相环；以及DTC控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。
[0008] 根据一些示例实施例，提供了一种操作锁相环电路的方法，所述锁相环电路包括被配置为提供延迟参考时钟信号的输入时钟信号的数字时间转换器(DTC)。所述方法包括：通过将以前生成的输出时钟信号的分频时钟信号的
频率锁定到所述输入时钟信号的频率，生成具有目标频率的目标输出时钟信号。所述方法还包括：基于比较所述参考时钟信号与至少一个以前生成的输入时钟信号之间的至少一个时间差和以前生成的输出时钟信号的周期所得的结果，确定所述DTC的初始增益值。另外，所述方法包括：通过基于所述初始增益值校准所述DTC的延迟量，将所述目标输出时钟信号的
相位锁定到所述参考时钟信号的相位。
[0009] 根据一些示例实施例，提供了一种无线通信设备，所述无线通信设备包括：
信号处理器，所述信号处理器被配置为处理基带中的接收信号和发送信号，并输出频率
控制信号；收发器，所述收发器被配置为在时间上连续执行发送操作和接收操作；以及时钟信号生成器，所述时钟信号生成器被配置为响应于所述频率控制信号生成用于提供对所述发送信号和所述接收信号进行
采样的频率的目标输出时钟信号，其中，所述时钟信号生成器包括：锁相环，所述锁相环被配置为基于以前生成的输出时钟信号的分频时钟信号和输入时钟信号生成目标输出时钟信号，所述目标输出时钟信号被锁定到所述输入时钟信号，并且基于所述频率控制信号改变用于生成所述分频时钟信号的分频比；数字时间转换器(DTC)，所述数字时间转换器被配置为基于输入代码延迟参考时钟信号，以生成所述输入时钟信号并将所述输入时钟信号提供给所述锁相环；以及DTC控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和所述以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。
附图说明
[0010] 结合附图，根据下面的详细描述将更清楚地理解本发明构思的一些示例实施例，其中：
[0011] 图1是根据一些示例实施例的时钟信号生成器的
框图；
[0012] 图2是根据一些示例实施例的锁相环电路的框图；
[0013] 图3是根据一些示例实施例的增益校准电路的示例的框图；
[0014] 图4A和4B是图3的脉冲生成器和
逻辑电路的操作的时序图；
[0015] 图5示出了二进制搜索操作的示例；
[0016] 图6是根据一些示例实施例的DTC校准电路的示例的框图；
[0017] 图7是图2的DTC控制器中包括的输出控制电路的示例的电路图；
[0018] 图8A和8B是用于说明图2的锁相环电路中的DTC控制器的输出路径的框图；
[0019] 图9A是示出根据一些示例实施例的锁相环电路的锁定时间的时序图；
[0020] 图9B是示出根据比较示例的锁定时间的时序图；
[0021] 图10是根据一些示例实施例的其中的相位检测器被实施为
时间数字转换器的锁相环电路的框图；
[0022] 图11是根据一些示例实施例的操作锁相环电路的方法的
流程图；
[0023] 图12是推导图11的DTC的初始增益值的操作的流程图；以及
[0024] 图13是根据一些示例实施例的包括锁相环电路的无线通信设备的框图。
具体实施方式
[0025] 下面，将参考附图描述本发明构思的一些示例实施例。
[0026] 图1是根据一些示例实施例的时钟信号生成器10的框图。时钟信号生成器10可以被包括在无线通信设备的接收和/或发送电路、片上系统(SoC)、用于从设备(例如，无线通信设备)接收信号和/或向设备(例如，无线通信设备)发送信号的
接口电路等中。
[0027] 参考图1，时钟信号生成器10可以基于接收到的参考时钟信号CLKREF生成输出时钟信号CLKOUT，并且可以包括
锁定环路11、数字时间转换器12(下文中称为DTC)以及DTC控制器13。参考时钟信号CLKREF可以从包括时钟信号生成器10的设备(或电路)中的参考时钟信号生成器(例如，
振荡器、周期信号生成器等)提供，或者从设备的外部提供。在一些示例实施例中，输出时钟信号CLKOUT的频率可以是参考时钟信号CLKREF的频率的N倍(其中，N是等于或大于1的实数)。锁定环路11、DTC 12以及DTC控制器13中的任意一者或全部可以由例如电路或线路，或者替代地由执行包括与由锁定环路11、DTC 12以及DTC控制器13执行的本文中描述的任意或所有操作相对应的指令的程序代码的至少一个处理器实现。指令可以被存储在
存储器中。本公开中使用的术语“处理器”可以指代例如，
硬件实现的
数据处理设备，该数据处理设备具有在物理上结构化为执行包括例如程序中包括的代码和/或指令表示的操作在内的期望操作的电路。在至少一些示例实施例中，上述
硬件实现的数据处理设备可以包括但不限于，
微处理器、中央处理单元(CPU)、处理器核、
多核处理器、多处理器、
专用集成电路(ASIC)以及现场可编程
门阵列(FPGA)。
[0028] DTC 12可以生成延迟时钟信号CLKD，该延迟时钟信号将接收到的参考时钟信号CLKREF延迟与DTC 12的输入(即，输入代码ICD)相对应的时间段。换言之，DTC 12可以生成具有与输入代码ICD相对应的延迟量(例如，延迟时间或相位偏移)的延迟时钟信号CLKD。DTC 12可以通过各种方式生成延迟量。例如，DTC 12可以通过选择DTC 12所包括的延迟单元中与输入代码ICD相对应的多个延迟单元来生成延迟时间。另外，DTC 12可以使用基于与输入代码ICD相对应的
电流充电或放电的无源元件来生成延迟量。然而，一个或更多个示例实施例不限于此。DTC 12可以通过各种方式进行操作。
[0029] 锁定环路11可以接收由DTC 12提供的作为输入时钟信号的延迟时钟信号CLKD，并且可以基于延迟时钟信号CLKD生成与延迟时钟信号CLKD同步的输出时钟信号CLKOUT。锁定环路11可以提供有关输出时钟信号CLKOUT或者对输出时钟信号CLKOUT进行分频的分频时钟信号的反馈信号，并且可以基于延迟时钟信号CLKD和反馈信号生成输出时钟信号CLKOUT，例如，具有与延迟时钟信号CLKD相同的相位的输出时钟信号CLKOUT。在一些示例实施例中，锁定环路11可以包括锁相环PLL、延迟锁定环DLL、相位/频率锁定环等。然而，一个或更多个示例实施例不限于此。锁定环路11可以被实施为各种锁定环路中的至少一者。
[0030] DTC控制器13可以通过向DTC 12提供输入代码ICD来控制DTC 12的延迟量。DTC控制器13可以校准输入代码ICD，并且可以改变延迟量。DTC控制器13可以推导用于驱动DTC 12的增益值，并且可以基于推导出的增益值校准输入代码ICD。在这种情况中，增益值可以根据输出时钟信号CLKOUT的频率改变。DTC控制器13可以包括用于快速获取用来驱动DTC 12的增益值的初始值(下文中称为初始增益值)的增益校准电路14。DTC控制器13可以由例如电路或线路，或者替代地由执行包括对应于本文描述的由DTC控制器13执行的任意或所有操作相对应的指令的程序代码的至少一个处理器实施。
[0031] 增益校准电路14可以基于参考时钟信号CLKREF与延迟时钟信号CLKD之间的时间差(即，DTC 12的延迟量)和输出时钟信号CLKOUT的一个周期(这里也称为输出时钟信号CLKOUT的“周期”)，来快速获取初始增益值。增益校准电路14可以比较DTC 12的延迟量和输出时钟信号CLKOUT的一个周期，并且可以基于比较结果执行二进制搜索操作，从而快速推导出初始增益值。在一些示例实施例中，增益校准电路14可以使用时间数字转换器将DTC 12的延迟量和输出时钟信号CLKOUT的一个周期转换为数字代码值，并且可以将数字代码值相互比较，从而输出比较结果。
[0032] 期望可以快速推导出用于驱动DTC 12的初始增益值，以减少时钟信号生成器10生成具有目标频率和目标相位的输出时钟信号CLKOUT(例如，处于锁定状态的输出时钟信号CLKOUT)所花费的锁定时间。如上所述，在增益校准电路14基于比较DTC 12的延迟量与输出时钟信号CLKOUT的一个周期所得的结果执行二进制搜索操作时，根据一些示例实施例的时钟信号生成器10可以快速推导出初始增益值。因此，根据一些示例实施例的时钟信号生成器10的锁定时间相比传统的时钟信号生成器可以减少。
[0033] 图1示出了基于参考时钟信号CLKREF、延迟时钟信号CLKD以及输出时钟信号CLKOUT进行操作的DTC控制器13。然而，图1的图示是为了方便说明的示例，因此一个或更多个示例实施例不限于此。如下所述，DTC控制器13可以响应于各种信号进行操作。
[0034] 图2是根据一些示例实施例的锁相环电路1000的框图。
[0035] 锁相环电路1000可以被包括在无线通信设备的发送和/或接收电路、SoC、可以在设备(例如，无线通信设备、基站等)之间交换信号的接口电路等中。锁相环电路1000可以被包括在响应于时钟信号进行操作的各种设备中，并且可以提供时钟信号。
[0036] 参考图2，锁相环电路1000可以包括锁相环100、DTC 200、DTC控制器300以及调制器(DSM)400。锁相环100可以是分数N锁相环，并且锁相环电路1000可以生成频率是所接收到的参考时钟信号CLKREF的频率的N倍(其中，N是等于或大于1的实数)的输出时钟信号CLKOUT。
[0037] DTC 200可以生成延迟时钟信号CLKD，该延迟时钟信号可以将接收到的参考时钟信号CLKREF延迟与输入代码ICD相对应的时间段。由于DTC 200与图1的DTC 12类似或相同，所以将省略其描述。DTC 200可以由例如电路或线路，或者替代地由执行包括与这里描述的由DTC 200执行的任意或所有操作的指令相对应的程序代码的至少一个处理器来实施。
[0038] 锁相环100可以包括频率检测器(FD)110、相位检测器(PD)120、电荷
泵(CP)130、环路
滤波器(LF)140、振荡器150以及多模
分频器(MMDIV)160。在一些示例实施例中，频率检测器110和相位检测器120可以形成为一个整体。频率检测器110、相位检测器120、
电荷泵130、
环路滤波器140、振荡器150以及多模分频器160中的任意一者或全部可以由例如电路或线路，或者替代地由执行包括与这里描述的由锁相环100、频率检测器110、相位检测器120、电荷泵130、环路滤波器140、振荡器150以及多模分频器160执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0039] 频率检测器110可以检测(例如，确定)分频时钟信号CLKDIV和延迟时钟信号CLKD之间的频率差，其中分频时钟信号是在对输出时钟信号CLKOUT进行分频时生成的。当分频时钟信号CLKDIV和延迟时钟信号CLKD的频率相等或相似时，频率检测器110可以生成频率锁定信号LOCKF。例如，当分频时钟信号CLKDIV和延迟时钟信号CLKD的频率不同时，频率检测器110可以生成具有逻辑低(即，无效电平)的频率锁定信号LOCKF；当分频时钟信号CLKDIV和延迟时钟信号CLKD的频率相等或相似时，频率检测器110可以生成具有逻辑高(即，有效电平)的频率锁定信号LOCKF。在一些示例实施例中，频率检测器110可以基于分频时钟信号CLKDIV和延迟时钟信号CLKD之间的频率差，生成用于控制环路滤波器140的控制信号(例如，电流信号)。
[0040] 相位检测器120可以检测(例如，确定)延迟时钟信号CLKD和分频时钟信号CLKDIV之间的
相位差，并且可以生成与该相位差相对应的
相位差信号UD。在一些示例实施例中，相位检测器120可以通过基于某些时钟信号对延迟时钟信号CLKD和延迟时钟信号CLKD的相位差进行采样来生成采样
电压作为相位差信号UD。
[0041] 电荷泵130可以生成与相位差信号UD相对应的泵输出电流，即，控制电流CO。环路滤波器140可以通过对控制电流CO进行积分来生成振荡控制电压VC，并且振荡器150可以生成具有某个目标频率并响应于振荡控制电压VC进行振荡的输出时钟信号CLKOUT。
[0042] 多模分频器160可以基于设定的分频比，通过对输出时钟信号CLKOUT进行分频来生成分频时钟信号CLDIV。锁相环100在某时间段期间的平均分频比可以表示为分数而非整数。多模分频器160可以按照整数分频比对输出时钟信号CLKOUT进行分频并且可以改变整数分频比，从而满足分数分频比。多模分频器160可以基于根据调制器(DSM)400提供的控制信号MCS设置的整数分频比，在每个反馈环路中对输出时钟信号CLKOUT进行分频。
[0043] 调制器400可以接收频率控制命令FCW，并且可以根据频率控制命令FCW生成关于多模分频器160的控制信号MCS。频率控制命令FCW可以从包括锁相环100的设备中或者基于输出时钟信号CLKOUT操作的电路中的控制器提供。频率控制命令FCW可以基于参考时钟信号CLKREF和输出时钟信号CLKOUT来设置。例如，频率控制命令FCW可以包括为锁相环100设置的平均分频比的小数部分。调制器400可以被实施为三
角积分型(ΔΣ)调制器(delta-sigma调制器)。调制器400可以由例如电路或线路，或者替代地由执行包括与这里描述的由调制器400执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0044] 调制器400可以向多模分频器160提供整数分频比。例如，当多模分频器160被设置为基于K-1、K以及K+1(其中，K是正整数)中的一个分频比对输出时钟信号CLKOUT进行分频时，调制器400可以以平均分频比具有期望值(例如，目标值)的方式在每个循环中选择整数分频比K-1、K以及K+1中的一个，并且可以将所选择的整数分频比(或指示所选择的整数分频比的系数)作为控制信号MCS提供给多模分频器160。
[0045] 例如，假设多模分频器160被设置为基于K和K+1中的一个分频比对输出时钟信号CLKOUT进行分频，缺省分频比K是2，平均分频比是2.25，则调制器400可以接收小数部分0.25作为频率控制命令FCW。调制器400可以平均在4次中3次用2除输出时钟信号CLKOUT并平均在4次中1次用3除输出时钟信号CLKOUT，从而使得平均分频比基于分别设置的整数分频比2和3变为2.25。因此，调制器400可以向多模分频器160输出指示添加到缺省分频比的值的控制信号MCS。例如，控制信号MCS可以为‘0’或‘1’。在这种情况下，‘0’或‘1’可以被随机选择，‘0’可以平均在4次中被选择3次，‘1’可以平均在4次中被选择1次。多模分频器160可以基于接收到的控制信号MCS来改变分频比。
[0046] 如上所述，当整数分频比改变时，会出现量化误差(QE)。在锁相环100中，QE可以由于整数分频比(即，实时分频比)和分数N分频比(即，平均分频比)之间的差异而出现。因此，调制器400可以向DTC控制器300提供QE(例如，表示QE的QE值)，并且DTC控制器300可以以DTC 200的延迟量与QE相对应的方式来校准(例如，生成)输入代码ICD。
[0047] DTC控制器300可以包括增益校准电路310和DTC校准电路320，并且还可以包括输出控制电路330。
[0048] 当锁相环100处于频率锁定状态时，换言之，当锁相环100输出逻辑高的频率锁定信号LCOKF时，增益校准电路310可以响应于频率锁定信号LOCKF推导出DTC 200的初始增益值CDIG。
[0049] 当输出时钟信号CLKOUT的目标频率由于频率控制信号FCW改变时，锁相环电路1000可以执行粗略锁定，并且相应地，输出时钟信号CLKOUT的频率可以达到目标频率。当输出时钟信号CLKOUT的频率达到目标频率时，增益校准电路310可以响应于逻辑高的频率锁定信号LOCKF被驱动。
[0050] 增益校准电路310可以基于参考时钟信号CLKREF和延迟时钟信号CLKD获取DTC 200的延迟量，并且可以基于比较延迟量和输出时钟信号CLKOUT的一个周期所得的结果，根据二进制搜索
算法推导初始增益值CDIG。
[0051] 增益校准电路310可以经由输出控制电路330向DTC 200提供设定的初始增益值CDIG和/或根据二进制搜索操作校准的初始增益值CDIG，作为输入代码ICD。当初始增益值CDIG被校准时，DTC 200的延迟量可以改变。增益校准电路310可以基于根据二进制搜索操作改变的延迟量来推导目标初始增益值CDIG。
[0052] 当输出时钟信号CLKOUT具有目标频率时，DTC 200应该延迟的延迟量DDTC可以由等式1表达，以将输出时钟信号CLKOUT的相位锁定到延迟时钟信号CLKD的相位。
[0053] 【等式1】
[0054] DDTC＝TOUT*QE＝KD*GDTC*QE
[0055] 其中，TOUT指具有目标频率的输出时钟信号CLKOUT的一个周期，KD指可以针对作为DTC 200的单位分辨
力(或单位延迟量)的一个数字代码延迟的时间段，GDTC指DTC 200的增益值。
[0056] 如根据等式2计算的，DTC 200的增益值GDTC对应于通过用单位分辨力KD除输出时钟信号CLKOUT的一个周期TOUT获取的值，并且根据等式1基于DTC 200的增益值GDTC生成延迟量DDTC。
[0057] 【等式2】
[0058] GDTC＝TOUT/KD
[0059] 根据等式2，增益值GDTC表示可以将参考时钟信号CLKREF延迟与输出时钟信号CLKOUT的一个周期TOUT相对应的时间段的代码值。
[0060] 增益校准电路310可以比较DTC 200的延迟量与输出时钟信号CLKOUT的一个周期TOUT，并且可以基于比较结果通过执行二进制搜索操作校准初始增益值CDIG，从而推导出将参考时钟信号CLKREF延迟与输出时钟信号CLKOUT的一个周期TOUT相对应的时间段的代码值(即，初始增益值CDIG)。二进制搜索操作可以在与参考时钟信号CLKREF的M个周期(其中，M是输入代码ICD的位数)相对应的时间段期间执行。当二进制搜索操作完成时，增益校准电路310可以输出指示二进制搜索操作完成(即，指示初始增益值CDIG是目标值)的完成信号DONE(例如，操作完成信号)。
[0061] 当完成信号DONE从增益校准电路310输出时，DTC校准电路320可以基于与完成信号DONE一起提供的初始增益值CDIG来生成控制代码值CDCAL。DTC校准电路320可以从锁相环100接收相位差信号UD，可以基于初始增益值CDIG、相位差信号UD以及从调制器400接收的QE生成控制代码值CDCAL，并且最终可以将输出时钟信号CLKOUT的相位锁定在参考时钟信号CLKREF中。换言之，DTC校准电路320可以执行后台精细锁定操作。DTC校准电路320可以通过将QE和相位差信号UD的代码的相关值累加到初始增益值CDIG来生成增益值GDTC，并且可以通过将QE与增益值GDTC相乘生成控制代码值CDCAL。下面将参考图6描述DTC校准电路320的详细结构和详细操作。
[0062] 如上所述，DTC校准电路320可以通过将QE和相位差信号UD的代码的相关值累加到初始增益值CDIG来生成增益值GDTC，当初始增益值CDIG被设置为‘0’时，增益值GDTC达到目标增益值的延迟可能过大。例如，当假设输出时钟信号CLKOUT的一个周期为500皮秒(ps)且单位分辨力KD为1ps时，目标增益值可以为500。当初始增益值CDIG被设置为‘0’时，将花费与参考时钟信号CLKREF的数百个周期相对应的时间段来使增益值GDTC达到‘500’。另外，在计算增益值GDTC之前，实现了输出时钟信号CLKOUT的频率达到目标频率的状态(即，频率锁定状态)。因此，输出时钟信号CLKOUT达到相位锁定状态的延迟可能过大。另外，由于DTC 200的增益值GDTC可以根据输出时钟信号CLKOUT的频率改变，所以在目标频率改变时DTC 200的增益值GDTC的推导被重复。
[0063] 然而，在根据一些示例实施例的DTC控制器300中，增益校准电路310可以基于二进制搜索算法在相对较短的时间段中推导出可以将参考时钟信号CLKREF延迟与输出时钟信号CLKOUT的一个周期TOUT相对应的初始增益值CDIG，并且DTC校准电路320可以基于初始增益值CDIG执行精细锁定。因此，锁相环电路1000的锁定时间可以减少。
[0064] DTC控制器300还可以包括输出控制电路330。输出控制电路330可以选择从增益校准电路310输出的初始增益值CDIG和从DTC校准电路320输出的控制代码CDCAL中的一个，并且可以提供所选择的值作为DTC 200的输入代码ICD。当增益校准电路310执行二进制搜索操作时，输出控制电路330可以提供从增益校准电路310输出的初始增益值CDIG作为DTC 200的输入代码ICD。当随着二进制搜索操作的完成而输出完成信号DONE时，输出控制电路330可以提供从DTC校准电路320输出的控制代码值CDCAL作为DTC200的输入代码ICD。下面结合图3进一步讨论增益校准电路310，下面结合图6进一步讨论DTC校准电路320，并且下面结合图7进一步讨论输出控制电路330。
[0065] 图3是根据一些示例实施例的增益校准电路310的示例的框图。图4A和4B是图3的逻辑电路31和脉冲生成器33的操作的时序图。
[0066] 图3的增益校准电路310可以用作图2的增益校准电路310，并且参考图2提供的增益校准电路310的描述可以应用于参考图3提供的增益校准电路310。
[0067] 参考图3，增益校准电路310可以包括第一时间数字转换电路311、第二时间数字转换电路312、比较器313以及译码器314。第一时间数字转换电路311和第二时间数字转换电路312可以分别包括时间数字转换器32和34。
[0068] 第一时间数字转换电路311可以包括逻辑电路31和第一时间数字转换器32，其中，逻辑电路31提取参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差(或相位差)。图3示出了被实施为异或
逻辑门的逻辑电路31。然而，一个或更多个示例实施例不限于此。
[0069] 逻辑电路31可以接收参考时钟信号CLKREF和延迟时钟信号CLKD，并且可以生成指示参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差的时间差信号TDIFF。时间差信号TDIFF可以与DTC(例如，图2的DTC 200)的延迟量相似或相等。
[0070] 参考图4A，逻辑电路31可以在时间点t1响应于参考时钟信号CLKREF的上升沿(或下降沿)和延迟时钟信号CLKD的上升沿(或下降沿)，生成指示参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差的时间差信号TDIFF。如图所示，参考时钟信号CLKREF的上升沿出现时的时间点t1和延迟时钟信号CLKD的上升沿出现时的时间点t2之间的间隔可以指示参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差。
[0071] 返回参考图3，第一时间数字转换器32可以基于指示参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差的时间差信号TDIFF生成第一数字代码DCDLY。第一数字代码DCDLY是与参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差相对应的数字值。
[0072] 第二时间数字转换电路312可以包括脉冲生成器33和第二时间数字转换器34。当频率锁定信号LOCKF变为逻辑高时，脉冲生成器33可以基于输出时钟信号CLKOUT生成指示输出时钟信号CLKOUT的一个周期的脉冲信号TVCO。
[0073] 参考图4B，当频率锁定信号LOCKF在时间点t1变为逻辑高时，脉冲生成器33可以基于输出时钟信号CLKOUT的上升沿(或下降沿)生成脉冲信号TVCO。相应地，脉冲信号TVCO可以在时间点t2和时间点t3之间的间隔处被生成，并且输出时钟信号CLKOUT的上升沿在该间隔处出现。
[0074] 返回图3，第二时间数字转换器34可以响应于脉冲信号TVCO生成第二数字代码DCOFP。第二数字代码DCOFP是与输出时钟信号CLKOUT的一个周期相对应的数字值。
[0075] 比较器313可以通过比较第一数字代码DCDLY和第二数字代码DCOFP来输出比较结果。例如，当第一数字代码DCDLY大于第二数字代码DCOFP时，比较器313可以输出数据‘1’；当第一数字代码DCDLY小于第二数字代码DCOFP时，比较器313可以输出数据‘0’。在一些示例实施例中，当第一数字代码DCDLY与第二数字代码DCOFP相同时，比较器313可以向译码器314提供指示第一数字代码DCDLY与第二数字代码DCOFP相同的单独信号。
[0076] 译码器314可以通过基于比较结果执行二进制搜索算法来执行二进制搜索操作，并且可以校准初始增益值CDIG。译码器314的二进制搜索操作将参考图5描述。比较器313、译码器314、第一时间数字转换器32、第二时间数字转换器34、逻辑电路31以及脉冲生成器33中的任一者或者全部可以由例如电路或线路，或者可以替代地由执行包括与这里描述的由增益校准电路310、第一时间数字转换电路311、第二时间数字转换电路312、比较器313、译码器314、第一时间数字转换器32、第二时间数字转换器34、逻辑电路31以及脉冲生成器33执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0077] 图5示出了二进制搜索操作的示例。
水平轴指示时间，竖直轴指示初始增益值CDIG。
[0078] 图5的示例是基于图2的DTC 200的输入代码ICD为4位且初始增益值CDIG为作为输入代码ICD的中位数的‘1000’的假设。
[0079] 初始增益值CDIG的缺省值可以被设置为作为输入代码ICD的中位数的‘1000’。初始增益值CDIG的缺省值可以作为输入代码ICD被提供给DTC200，并且DTC 200可以生成将参考时钟信号CLKREF延迟与‘1000’相对应的时间段的延迟时钟信号CLKD。
[0080] 图3的比较器313可以比较指示参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差的第一数字代码DCDLY与指示输出时钟信号CLKOUT的一个周期的第二数字代码DCOFP，并且可以向译码器314提供比较结果。当第一数字代码DCDLY大于第二数字代码DCOFP时，即，当参考时钟信号CLKREF和延迟时钟信号CLKD之间的时间差，即，与输入代码ICD‘1000’相对应的DTC 200的延迟量大于输出时钟信号CLKOUT的一个周期时，译码器314可以根据二进制搜索算法将初始增益值CDIG校准(例如，改变和/或确定)为‘0100’。校准后的初始增益值CDIG，即‘0100’被作为输入代码ICD提供给DTC 200，并且DTC 200可以生成将参考时钟信号CLKREF延迟与‘0100’相对应的时间段的延迟时钟信号CLKD。当与输入代码ICD‘0100’相对应的DTC 200的延迟量小于输出时钟信号CLKOUT的一个周期时，译码器314可以根据二进制搜索算法将初始增益值CDIG校准(例如，改变)为‘0110’。
[0081] 校准后的初始增益值CDIG，即，‘0110’被作为输入代码ICD提供给DTC 200，并且DTC 200可以生成将参考时钟信号CLKREF延迟与‘0110’相对应的时间段的延迟时钟信号CLKD。当与输入代码ICD‘0110’相对应的DTC 200的延迟量大于输出时钟信号CLKOUT的一个周期时，译码器314可以根据二进制搜索算法将初始增益值CDIG校准(例如，改变)为‘0101’。因此，可以推导出初始增益值CDI‘G 0101’。如上所述，译码器314可以执行二进制搜索算法，直到初始增益值CDIG的最后一位改变为止。
[0082] 相应地，输出时钟信号CLKOUT的一个周期可以是在与作为初始增益值CDIG的‘0110’相对应的延迟量和与‘0100’相对应的延迟量之间，因此可以推导出作为初始增益值CDIG的‘0101’。
[0083] 根据二进制搜索算法的初始增益值CDIG的校准，即，图3的增益校准电路310的操作可以在与通过将参考时钟信号CLKREF的一个周期与输入代码ICD的位数相乘获取的值相对应的时间段期间执行。例如，如图5所示，当输入代码ICD的位数等于4时，初始增益值CDIG的校准可以被执行与参考时钟信号CLKREF的四个周期相对应的时间段。
[0084] 图6是根据一些示例实施例的DTC校准电路320的示例的框图。图6的DTC校准电路320可以被用作图2的DTC校准电路320，并且参考图2提供的DTC校准电路320的描述可以应用于图6的DTC校准电路320。
[0085] 参考图6，DTC校准电路320可以包括相关电路321、积分器322以及乘法器26，并且可以表示以符号-符号最小均方(LMS)方式驱动的校准电路。在相关电路321中，第一电路21可以检测并输出相位差信号UD的符号和第二电路22可以检测并输出QE的符号，并且相关器23可以输出相位差信号UD的符号和QE的符号的相关值。例如，相关器23可以被实现为异或(XOR)门。
[0086] 积分器322可以包括接收相关值的加法器24和接收加法器24的输出的存储设备25(例如，触发器)。存储设备25的输出可以被返回作为加法器24的输入。存储设备25可以响应于由图2的增益校准电路310提供的完成信号DONE被启用，并且可以接收初始增益值CDIG作为初始值。积分器322可以基于初始增益值CDIG通过对相关值进行积分(例如，累加)来生成增益值GDTC。
[0087] 乘法器26可以通过将增益值GDTC与QE相乘来生成控制代码值CDCAL。第一电路21、第二电路22、相关器23、加法器24、存储设备25以及乘法器26中的任一者或者全部可以由例如电路或线路，或者替代地由执行包括与这里描述的由DTC校准电路320、相关电路321、积分器322、第一电路21、第二电路22、相关器23、加法器24、存储设备25以及乘法器26执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0088] 图7是图2的DTC控制器300中包括的输出控制电路330的示例的电路图。
[0089] 参考图7，输出控制电路330可以包括选择信号生成器331和选择器332。选择信号生成器331和选择器332中的任一者或全部可以由例如电路或线路，或者可以替代地由执行包括与这里描述的由输出控制电路330、选择信号生成器331以及选择器332执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0090] 选择信号生成器331可以基于由图2的增益校准电路310提供的完成信号DONE和频率锁定信号LOCKF生成选择信号SEL。例如，当频率锁定信号LOCKF为逻辑低时或者当完成信号DONE为逻辑高时，选择信号SEL可以为逻辑低；当频率锁定信号LOCKF为逻辑高并且完成信号DONE为逻辑低时，选择信号SEL可以为逻辑高。
[0091] 选择器332可以响应于选择信号SEL选择从图2的增益校准电路310输出的初始增益值CDIG和从DTC校准电路320输出的控制代码值CDCAL中的一个，并且可以提供所选择的值作为图2的DTC 200的输入代码ICD。例如，当选择信号SEL为逻辑高时，可以选择初始增益值CDIG；当选择信号SEL为逻辑低时，可以选择控制代码值CDCAL。因此，当图2的锁相环电路1000基于用于频率锁定操作的初始增益值CDIG执行粗略锁定操作或者精细锁定操作时，控制代码值CDCAL可以被提供作为DTC 200的输入代码ICD，并且当增益校准电路310通过执行二进制搜索操作校准初始增益值CDIG时，初始增益值CDIG可以被提供作为DTC 200的输入代码ICD。
[0092] 图8A和8B是用于说明图2的锁相环电路1000中的DTC控制器300的输出路径的框图。
[0093] 参考图8A，增益校准电路310可以响应于被激活的频率锁定信号LOCKF来执行二进制搜索操作。相应地，增益校准电路310可以校准初始增益值CDIG，并且可以在输出控制电路330的控制下提供初始增益值CDIG作为DTC200的输入代码ICD。在这种情况下，DTC校准电路
320可以被禁用并且不被驱动。
[0094] 参考图8B，DTC校准电路320可以响应于从增益校准电路310输出的完成信号DONE被驱动。在这种情况下，锁相环电路1000可以执行精细锁定操作，并且DTC校准电路320可以生成用于将DTC 200的延迟量校准为对应于QE的控制代码值CDCAL，并且可以在输出控制电路330的控制下提供控制代码值CDCAL作为DTC 200的输入代码ICD。在这种情况下，在将初始增益值CDIG和完成信号DONE提供给DTC校准电路320后，增益校准电路310可以被禁用并且可以不被驱动。另外，如以上进一步讨论的，当锁相环电路1000执行用于频率锁定的粗略锁定操作时，增益校准电路310可以不被驱动，如图8B所示。
[0095] 图9A是示出根据一些示例实施例的锁相环电路的锁定时间的时序图。图9B是示出根据比较示例的锁定时间的时序图。
[0096] 参考图9A，在根据一些示例实施例的锁相环电路(例如，图2的锁相环电路1000)中，当输出时钟信号的频率FOUT接近目标频率FTV时，频率锁定信号LOCKF被生成。例如，频率锁定信号LOCKF可以从逻辑低变为逻辑高。图2的增益校准电路310可以响应于频率锁定信号LOCKF被驱动，并且可以基于二进制搜索算法通过执行二进制搜索操作校准初始增益值CDIG。增益校准电路310可以以前台方式(foreground manner)被驱动。二进制搜索操作在间隔TP1中被执行，并且当二进制搜索操作完成时，初始增益值CDIG可以作为增益值GDTC被提供。因此，增益值GDTC变得接近目标增益值GTV。图2的DTC校准电路320基于增益值GDTC执行精细锁定操作。DTC校准电路320可以以后台方式(background manner)被驱动。
[0097] 参考图9B，根据比较示例的锁相环电路不包括增益校准电路310，并且可以不单独生成初始增益值CDIG。
[0098] 根据比较示例的锁相环电路可以通过后台方式被驱动，以允许增益值GDTC在输出时钟信号的频率FOUT变得接近频率FTV时达到目标增益值GTV。例如，DTC校准电路可以通过累加QE的代码和相位差信号UD的相关值来生成增益值GDTC。由于QE的代码和相位差信号UD的相关值为+1或-1，所以当增益值GDTC的初始值为‘0’时，增益值GDTC达到目标GTV的延迟可能过大。如图所示，增益值GDTC可以在间隔TP2中逐渐增大，并因此可以达到目标增益值GTV。在比较图9A和图9B时，相比根据结合图9B讨论的比较示例的锁相环电路，根据一些示例实施例的图2的锁相环电路1000使得DTC200的操作的增益值GDTC达到目标增益值GTV所花费的时段相对短，因此锁相环电路1000的锁定时间相对于比较示例的锁相环电路可以减少。
[0099] 图10是根据一些示例实施例的其中的相位检测器被实施为时间数字转换器的锁相环电路2000的框图。
[0100] 参考图10，锁相环电路2000可以包括锁相环100a、DTC 200、DTC控制器300a以及调制器400。锁相环100a可以是分数N数字锁相环，锁相环电路2000可以生成频率为接收到的参考时钟信号CLKREF的频率的N倍(其中，N是等于或大于1的实数)的输出时钟信号CLKOUT。DTC 200、DTC控制器300a以及调制器400可以与结合图2讨论的DTC 200、DTC控制器300以及调制器相似或相同。
[0101] 锁相环100a可以包括频率检测器110a、相位检测器120a、数字环路滤波器(D-LPF)140a、振荡器150a以及多模分频器160a。频率检测器110a、相位检测器120a、数字环路滤波器140a、振荡器150a以及多模分频器160a中的任一者或者全部可以由例如电路或线路，或者替代地由执行包括与这里描述的由锁相环100a、频率检测器110a、相位检测器120a、数字环路滤波器140a、振荡器150a以及多模分频器160a执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0102] 频率检测器110a可以检测(例如，确定)分频时钟信号CLKDIV和延迟时钟信号CLKD之间的频率差，并且当分频时钟信号CLKDIV和延迟时钟信号CLKD的频率相等或相似时，可以生成具有有效电平的频率锁定信号LOCKF。
[0103] 相位检测器120a可以被实施为时间数字转换器。相位检测器120a可以检测(例如，确定)延迟锁定信号CLKD和分频时钟信号CLKDIV之间的相位差，并且可以生成与该相位差相对应的相位差数据值DV。
[0104] 数字环路滤波器140a可以对相位差数据值DV执行低通滤波，并且可以通过从相位差数据值DV滤除噪声和高频信号来生成控制值CV。振荡器150a可以基于控制值CV生成输出时钟信号CLKOUT。
[0105] 多模分频器160a和调制器400的操作等同于或类似于参考图2描述的锁相环电路1000的多模分频器160和调制器400的操作，因此这里将省略重复描述。
[0106] 增益校准电路310可以基于参考时钟信号CLKREF和延迟时钟信号CLKD获取DTC 200的延迟量，并且可以根据比较延迟量和输出时钟信号的一个周期所得的结果，基于二进制搜索算法推导初始增益值CDIG。
[0107] 当指示从增益校准电路310推导出初始增益值CDIG的完成信号DONE被输出时，DTC校准电路320a可以基于与完成信号DONE一起提供的初始增益值CDIG生成控制代码值CDCAL。DTC校准电路320a可以从锁相环100a接收相位差数据值DV并从调制器400接收QE，并且可以基于初始增益值CDIG、相位差数据值DV以及QE生成控制代码值CDCAL，因此输出时钟信号CLKOUT的相位可以被锁定到参考时钟信号CLKREF。
[0108] 图11是根据一些示例实施例的操作锁相环电路的方法的流程图。图11的方法是操作包括DTC和DTC控制器的锁相环电路的方法。该方法可以应用于图2和图10的锁相环电路1000和2000，并且参考图2和图10提供的描述可以应用于图11。
[0109] 参考图2和图11，在操作S10，锁相环电路可以生成具有目标频率的输出时钟信号。锁相环电路可以执行粗糙锁定操作，并且相应地，输出时钟信号的频率可以达到目标频率。
[0110] 在操作S20，锁相环电路(具体地，图2的增益校准电路310)可以比较DTC的延迟量和输出时钟信号的一个周期，并且可以基于比较结果推导(例如，确定)DTC的初始增益值。增益校准电路310可以基于比较结果执行二进制搜索操作，并且可以校准DTC的初始增益值。增益校准电路310可以推导用于控制DTC将参考时钟信号延迟与输出时钟信号的一个周期相对应的时间段的代码值作为初始增益值。
[0111] 在操作S30，锁相环电路可以基于初始增益值，通过校准DTC的延迟量来锁定输出时钟信号的相位。换言之，锁相环电路可以基于初始增益值执行精细锁定操作，并且相应地，输出时钟信号的相位可以变得相似于或等于参考时钟信号的相位(具有目标频率和与参考时钟信号相同或相似的相位的
输出信号在这里也被称为“目标输出时钟信号”)。
[0112] 图12是推导DTC的初始增益值的操作(例如，图11的操作S20)的流程图。图12所示的方法可以由图2的增益校准电路310执行。
[0113] 参考图2和图11，在操作S21，增益校准电路310可以基于初始增益值的缺省值控制DTC(例如，图2的DTC 200)。在一些示例实施例中，初始增益值的缺省值可以是输入代码的中位数。例如，当输入代码是5位信号时，初始增益值的缺省值可以是‘10000’。初始增益值的缺省值可以作为输入代码被提供。相应地，DTC 200可以生成将参考时钟信号延迟与初始增益值的缺省值相对应的延迟量的延迟时钟信号。增益校准电路310可以将初始增益值的当前位设置为初始增益值的最高有效位。
[0114] 在操作S22，增益校准电路310可以比较输出时钟信号的一个周期和DTC200的延迟量。例如，增益校准电路310可以获取DTC 200的延迟量，即，参考时钟信号和延迟时钟信号之间的时间差，并且可以获取与输出时钟信号的一个周期相对应的脉冲信号。增益校准电路310可以将时间差和脉冲信号分别转换为第一数字代码和第二数字代码，并且可以比较第一数字代码和第二数字代码。
[0115] 在操作S23，增益校准电路310可以基于比较结果和二进制搜索算法校准初始增益值的当前位。增益校准电路310可以基于比较结果执行二进制搜索操作，并且可以校准初始增益值的当前位。
[0116] 在操作S24，增益校准电路310可以检查初始增益值的最低有效位是否被校准。当初始增益值的最低有效位没有被校准时，增益校准电路310可以在操作S25中将当前位移位到下一个最高有效位，可以确定二进制搜索操作还没有完成，并且可以基于校准后的初始增益值控制DTC。然后，增益校准电路310可以执行操作S22和S23，并且可以校准初始增益值。
[0117] 当初始增益值的最低有效位被校准时，增益校准电路310可以在操作S26中确定二进制搜索操作已经完成并且可以输出指示二进制搜索操作的完成的完成信号。
[0118] 图13是根据一些示例实施例的包括锁相环电路的无线通信设备3000的框图。
[0119] 无线通信设备3000可以包括天线3400并且可以经由天线3400发送和/或接收信号，从而使得无线通信设备3000可以与其他设备(例如，其他无线通信设备、基站等)通信。
[0120] 无线通信设备3000和其他设备通信的无线通信系统是非限制性示例，并且可以是使用蜂窝网络的无线通信系统，例如，第五代(5G)无线系统、长期演进(LTE)系统、LTE高级系统、码分多址(CDMA)系统、全球移动通信系统(GSM)系统、无线局域网(WLAN)系统、或其他无线通信系统。
[0121] 如图13所示，无线通信设备3000可以包括信号处理器3100、收发器3200、发送/接收双工器(TX/RX DPX)3300以及天线3400。发送/接收双工器3300可以向收发器3200提供经由天线3400接收的信号作为射频(RF)
输入信号RFin，和/或向天线3400提供从收发器3200接收到的RF输出信号RFout。
[0122] 信号处理器3100可以处理基带中的发送信号和/或接收信号。信号处理器3100可以包括控制器3110，并且控制器3110可以控制收发器3200。在一些示例实施例中，控制器3110可以输出频率控制信号。
[0123] 收发器3200可以包括发射器3210、接收器3220、以及锁相环电路(PLL)3230。发射器3210可以处理从信号处理器3100接收到的发送输入信号TXin，并且可以生成RF输出信号RFout。如图所示，发射器3210可以包括
可变增益放大器(VGA)3211、TX滤波器3212、TX
混频器3213以及
功率放大器(PA)3214，以处理发送输入信号TXin。
[0124] 接收器3220可以处理RF输入信号RFin并且可以生成接收输入信号RXin，从而向信号处理器3100提供所生成的接收输入信号RXin。接收器3220可以包括
低噪声放大器(LNA)3221、RX混频器3222、
可变增益放大器(VGA)3223以及RX滤波器3224，以处理RF输入信号RFin。信号处理器3100、RX控制器3110、可变增益放大器3211、TX滤波器3212、TX混频器
3213、功率放大器3214、低噪声放大器3221、RX混频器3222、可变增益放大器3223、RX滤波器
3224以及发送/接收双工器3300中的任意一者或者全部可以由例如电路或线路，或者替代地由执行包括与这里描述的由无线通信设备3000、信号处理器3100、RX控制器3110、收发器
3200、发射器3210、接收器3220、可变增益放大器3211、TX滤波器3212、TX混频器3213、功率放大器3214、低噪声放大器3221、RX混频器3222、可变增益放大器3223、RX滤波器3224以及发送/接收双工器3300执行的任意或所有操作相对应的指令的程序代码的至少一个处理器来实施。
[0125] 锁相环电路3230可以生成局部振荡信号，即，时钟信号，该信号提供用于对发送输入信号TXin和RF输入信号RFin进行采样的频率。锁相环电路3230的输出时钟信号可以被提供给发射器3210的TX混频器3213和接收器3220的RF混频器3222。
[0126] 根据参考图1至12描述的一些示例实施例的时钟信号生成器10和锁相环电路1000和2000可以应用于图13的锁相环电路3230。锁相环电路3230可以包括DTC和DTC控制器，该DTC通过将参考时钟信号延迟与输入代码相对应的延迟量来生成延迟时钟信号，该DTC控制器用于控制DTC的延迟量。锁相环电路3230可以基于延迟时钟信号生成输出时钟信号。锁相环电路3230可以响应于接收到的频率控制信号来改变输出时钟信号的频率。DTC控制器可以基于二进制搜索算法和比较DTC的延迟量与输出时钟信号的一个周期所得的结果，快速推导出用于将延迟量设置为相似于或等于输出时钟信号的一个周期的初始增益值。DTC控制器可以基于初始增益值控制DTC的延迟量。因此，当输出时钟信号的频率改变时，锁相环电路3230的锁定时间会减少。
[0127] 收发器3200可以允许发射器3210和接收器3220根据时间顺序的双工模式在时间上连续处理发送信号和/或接收信号。在这种情况下，发送信号和接收信号，即，RF输出信号RFout和RF输入信号RFin的频率可以不同。由于根据一些示例实施例的锁相环电路3230的锁定时间较短，所以输出时钟信号的频率可以迅速改变为目标频率。例如，锁相环电路3230可以将输出时钟信号的频率快速从发送频率改变为接收频率，或者从接收频率改变为发送频率。
[0128] 尽管参考一些示例实施例具体示出并描述了本发明构思，但是将理解的是，在不偏离所附
权利要求的精神和范围的条件下可以在这里做出形式和细节上的各种改变。
