집적회로메모리용파워-온리셋회로
专利汇可以提供집적회로메모리용파워-온리셋회로专利检索，专利查询，专利分析的服务。并且A power-on reset circuit (30) for a memory (20) includes a DC model circuit (39), an NBIAS check circuit (64), and a NAND logic gate (71). A logic low power-on reset signal is provided at power-up of the memory (20) to establish initial conditions in a clock circuit (29) and in row and column predecoders/latches (24, 27). When the power supply voltage, a bandgap reference voltage, and a bias voltage all reach their predetermined voltages, the power-on reset circuit (30) provides a logic high power-on reset signal. In this manner, the power-on reset circuit (30) is assured of providing a logic low power-on reset signal until all of the proper voltage levels are reached. In addition, the power-on reset circuit models a DC circuit equivalent of an address buffer circuit (79) for compensating for process and temperature variations.，下面是집적회로메모리용파워-온리셋회로专利的具体信息内容。
집적 회로 메모리용 파워-온 리셋 회로{Power-on reset circuit for an integrated circuit memory}
발명의 분야
본 발명은, 일반적으로 파워-온 리셋 회로들(power-on reset circuits)에 관한 것으로, 특히 집적 회로 메모리용 파워-온 리셋 회로(power-on reset circuit)에 관한 것이다.
발명의 배경
파워-업 클리어 회로(power-up clear circuit)라 칭하는 파워-온 리셋 회로는, 집적 회로에 제공된 전원 전압이 집적 회로의 적당한 동작에 필요한 전압 레벨까지 증가하는 동안, 미리 결정된 초기 조건들을 집적 회로에 확립하는데 사용된다. 파워-온 리셋 회로는, 파워-업 시에 논리 신호를 제공하여 회로를 미리 알고 있는 상태로 파워-업 시킨다. 전원 전압이 미리 결정된 전압 레벨에 도달될 때, 파워-온 리셋 논리 신호는 디어서팅(deasserted)되어, 회로를 동작시킨다.
일부 공지된 파워-온 리셋 회로들에 있어서, 저항 소자 및 캐패시터는 비교적 긴 시간 지연을 확립하기 위해 사용되는 RC(저항기-캐패시터) 시정수(time constant)를 제공하기 위하여 사용된다. 비교적 긴 시간 지연은 전원 상승시간(power supply rise times)의 변화들, 전원의 과도 현상들(power supply transients)과 프로세스 및 온도 변화를 수용하는데 필요하다. 파워-온 리셋 신호는 시간 지연의 만료(expiration)시에 디어서팅된다. 그러나, 일부 상황에 있어서, 파워-온 리셋 신호는 전원 전압이 미리 결정된 전압 레벨에 도달되기 이전에 디어서팅될 수 있다. 예를 들어, RC 시정수를 이용하는 파워-온 리셋 회로들에서 파워-온 리셋 신호의 어서션(assertion)은 일반적으로 전원 전압의 상승 시간에 의존하게 된다. 전원 전압 상승 시간이 RC 시정수보다 크면, 파워-온 리셋 신호는 전원 전압이 적당한 레벨에 도달되기 이전에 디어서팅될 수 있고, 집적 회로는 적절히 동작하는데 실패할 수 있다.
다른 공지된 파워-온 리셋 회로들에 있어서, 파워-온 리셋 신호는 전원 전압이 미리 결정된 레벨에 도달될 때 디어서팅되고, 파워-온 리셋 신호의 스위칭은 전원 전압의 상승 시간과 무관하게 된다. 그러나, 프로세스 및 온도 변화들과 같은 요소로 인하여, 파워-온 리셋 신호는 전원 전압이 미리 결정된 레벨에 도달되기 이전에 디어서팅될 수 있다.
집적 회로 메모리에 있어서, 어드레스 버퍼 회로가 적절하게 초기화되기 이전에 파워-온 리셋 회로가 디어서팅되면, 어드레스 버퍼의 출력 신호는 결정되지 않아, 다수의 워드선의 선택들을 가능하게 함으로써, 수용할 수 없는 높은 어레이 전류를 발생시킨다.
발명의 요약
따라서, 본 발명은, 제 1 회로, 제 2 회로 및 논리 게이트를 갖는 집적 회로용 파워-온 리셋 회로의 한 형태를 제공한다. 제 1 회로는 전원 전압을 수신하기 위한 제 1 및 제 2 전원 전압 단자들 사이에 결합되고, 입력 및 출력 단자를 갖는다. 입력 단자는 바이어스 전압을 수신하기 위한 것이다. 제 1 회로는 집적 회로의 한 회로에 상당하는 DC(직류) 회로를 나타낸다. 제 2 회로는 제 1 회로의 출력 단자에 결합된 제 1 입력 단자, 바이어스 전압을 수신하기 위한 제 2 입력 단자 및 출력 단자를 갖는다. 논리 게이트는 제 1 회로의 출력 단자에 결합된 제 1 입력 단자, 상기 제 2 회로의 출력 단자에 결합된 제 2 입력 단자 및 파워-온 리셋 신호를 제공하기 위한 출력 단자를 갖는다. 이들 및 다른 장점들과 특징은 첨부한 도면을 참조하여 다음 상세한 설명으로부터 보다 명확하게 이해될 것이다.
본 실시예의 상세한 설명
일반적으로, 본 발명은 집적 회로 메모리와 같은 집적 회로의 선택된 회로들의 초기 조건들을 확립하기 위해, 파워-업 시에 논리 로우 파워-온 리셋 신호를 제공하는 메모리용 파워-온 리셋 회로를 제공한다. 파워-온 리셋 회로는, 전원 전압, 밴드갭 기준 전압(bandgap reference voltage)(V BG ) 및 바이어스 전압(N BIAS ) 모두가 그들의 미리 결정된 전압 레벨들에 도달될 때, 논리 하이 파워-온 리셋 신호를 제공한다. 밴드갭 기준 전압 및 바이어스 전압 모두와, 부가적으로 전원 전압을 모니터링함으로써, 파워-온 리셋 회로는 집적 회로에 제공되는 각종 전압들이 적당한 전압 레벨에 도달될 때까지 논리 로우 파워-온 리셋 신호를 제공하는 것을 보장한다. 또한, 파워-온 리셋 신호는 전원 전압의 상승 시간과 무관하게 제공된다. 부가적으로, 파워-온 리셋 회로는, 어드레스 버퍼 회로가 동작하는 미리 결정된 전압에 영향을 줄 수 있는 프로세스 및 온도 변화들을 보상하기 위하여, 집적 회로 메모리의 어드레스 버퍼 회로에 상당하는 DC회로를 모델링(models)한다.
본 발명은 제 1 도 내지 6 도를 참조하여 더욱 상세하게 서술될 것이다. 제 1 도는, 개략도의 형태로, 본 발명에 따른 메모리를 도시한 도면이다. 메모리(20)는 BICMOS에서 구현된 동기 집적 회로 SRAM 이다. BICMOS 집적 회로는 동일한 집적 회로 상에 바이폴라 트랜지스터들 및 CMOS(상보형 금속-산화물 반도체) 트랜지스터 들을 포함하는 회로이다. 메모리(20)는 메모리 어레이(21), 행 어드레스 버퍼들(23), 행 어드레스 프리디코더/래치(24), 행 선택 회로들(25), 열 어드레스 버퍼(26), 열 어드레스 프리디코더/래치(27), 열 논리 회로(28), 클럭 회로(29), 파워-온 리셋 회로(30), 비트선 부하들(31) 및 데이타 입력/출력(I/O) 회로들(32)을 포함한다.
메모리 어레이(21)는 행들 및 열들로 조직화된 메모리 셀(22)과 같은 복수의 메모리 셀을 포함한다. 워드선 및 이 워드 선에 결합되는 메모리 셀들은 한 행의 메모리 셀들을 구비한다. 비트선 쌍 및 이 비트선 쌍에 결합되는 메모리 셀들은 한 열의 메모리 셀들을 구비한다. 각각의 메모리 셀은 폴리실리콘 부하 저항기들을 갖는 종래의 4개의 트랜지스터 SRAM 이다. 그러나, 메모리 셀들은 또한 폴리실리콘 부하 저항기들 대신에 풀-업 장치들(pull-up devices)로서 P-채널 트랜지스터들을 이용하는 6개의 트랜지스터 SRAM 셀들일 수 있다. 메모리 셀은 워드선들 및 비트선 쌍들의 각각의 교차점(intersection)에 위치된다. 예를 들어, 메모리 셀(22)은"WL"로 기재된 워드 선에 결합되고, 또한 "BL" 및 "BL*"로 기재된 비트선 쌍에 결합된다. 신호의 명칭 뒤의 별표(*)를 갖는 신호는 별표(*)가 없는 동일한 명칭을 갖는 신호의 논리적인 상보 신호를 나타냄을 주목한다. 어레이(21)의 메모리 셀들은 행 디코딩 및 열 디코딩을 통해 어드레스 가능하게 되고, 각각의 메모리 셀은 행 및 열의 교차점에서 특정 어드레스를 갖는다. 각각의 워드 선은 행 선택 회로들(25)에 결합되고, 각각의 비트 선은 비트선 부하들(31) 및 열 논리 회로(28) 사이에 결합된다.
행 어드레스 버퍼들(23)은 "ROW ADDRESS"로 기재된 행 어드레스를 수신하기 위한 복수의 제 1 입력 단자, "N BIAS "로 기재된 바이어스 전압을 수신하기 위한 제 2 입력 단자, A REF "로 기재된 기준 전압을 수신하기 위한 제 3 입력 단자 및 "BUFFERED ROW ADDRESS"로 기재된 버퍼링된 행 어드레스 신호들을 제공하기 위한 복수의 출력 단자를 갖는다. 행 어드레스 프리디코더/래치(24)는 버퍼링된 행 어드레스 신호들 BUFFERED ROW ADDRESS를 수신하기 위한 복수의 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 "PREDECODED ROW ADDRESS"로 기재된 프리디코딩된 행 어드레스 신호들을 제공하기 위한 복수의 출력 단자를 갖는다.
열 어드레스 버퍼들(26)은 "COLUMN ADDRESS"로 기재된 열 어드레스를 수신하기 위한 복수의 제 1 입력 단자와, 바이어스 전압 N BIAS 를 수신하기 위한 제 2 입력 단자와, 기준 전압 A REF 를 수신하기 위한 제 3 입력 단자 및 "BUFFERED COLUMN ADDRESS"로 기재된 버퍼링된 열 어드레스 신호들을 제공하기 위한 복수의 출력 단자를 갖는다. 열 어드레스 프리디코더들/래치(27)는 버퍼링된 열 어드레스 신호들 BUFFERED COLUMN ADDRESS를 수신하기 위한 복수의 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 "PREDECODED COLUMN ADDRESS"로 기재된 프리디코딩된 열 어드레스 신호를 제공하기 위한 복수의 출력 단자를 갖는다. 디코딩 및 프리디코딩의 양은 다른 실시예들에서 다르게 될 수 있고, 본 발명을 설명하는데 중요치 않음을 주목한다.
클럭 회로(29)는 "CLK"로 기재된 외부 클럭 신호를 수신하기 위한 제 1 입력 단자, 제 2 입력 단자 및 행 어드레스 프리디코더들/래치(24) 및 행 어드레스 프리 디코더들/래치(27) 모두의 제 2 입력 단자들에 결합되어 "K"로 기재된 내부 클럭 신호를 제공하기 위한 출력 단자를 갖는다. 클럭 신호 K는 차분 신호이지만, 차동 클럭 신호 K의 참 부분(true portion)만이 제 1도에 도시되어 있음을 주목한다.
파워-온 리셋 회로(30)는 바이어스 전압 N BIAS 를 수신하기 위한 제 1 입력 단자, "V BG "로 기재된 밴드갭 기준 전압을 수신하기 위한 제 2 입력 단자 및 "POR"로 기재된 파워-온 리셋 신호를 제공하기 위한 출력 단자를 갖는다.
데이타 I/O 회로들(32)은 "DATA"로 기재된 데이타 신호들을 제공 및 수신하기 위한 제 1 복수의 단자 및 열 논리 회로(28)에 결합된 제 2 복수의 단자를 갖는다.
메모리 셀(22)과 같은 메모리 셀로부터 데이타 비트를 판독하기 위하여, 행 어드레스 ROW ADDRESS는 행 어드레스 버퍼들(23)에 제공되고, 열 어드레스 COLUMNADDRESS는 열 어드레스 버퍼들(26)에 제공된다. 행 및 열 어드레스들은, 클럭 신호 K의 상승 에지에 응답하여, 행 및 열 프리디코더들/래치(24 및 27) 각각에서 래칭되고, 이 래칭되어 프리디코딩된 행 및 열 어드레스들은 행 선택 회로(25) 및 열 논리 회로(28)에 제공되어, 워드선 및 비트선 쌍을 선택한다. 워드선 구동기들(도시하지 않음)은 워드선 전압을 논리 하이로 구동하여, 메모리 셀들의 행을 선택하는 한다. 열 논리 회로(28)는 비트선 쌍 BL/BL*을 감지 증폭기(도시하지 않음)에 결합시킨다. 선택된 메모리 셀에 기억된 데이타 비트는 비교적 작은 차동 전압으로서 상보형 비트선 쌍에 존재한다. 감지 증폭기는 차동 전압을 검출 및 증폭하여 이를 I/O 회로들(32)에 통신시킨다.
메모리(20)의 기록 사이클 동안, 데이타 흐름은 본질적으로 반전된다. 행 어드레스 ROW ADDRESS는 행 어드레스 버퍼들(23)에 제공되고, 열 어드레스 COLUMN ADDRESS는 열 어드레스 버퍼(26)에 제공된다. 행 및 열 어드레스들은, 클럭 신호 K의 상승 에지에 응답하여, 행 및 열 프리디코더들/래치(24 및 27) 각각에서 래칭되고, 래칭되어 프리디 코딩된 행 및 열 어드레스들은 행 선택 회로(25) 및 열 논리회로(28)에 제공되어 워드선 및 비트선 쌍을 선택한다. 워드선 구동기들(도시하지 않음)은 워드선의 전압을 논리 하이로 구동하여, 메모리 셀들의 행을 선택한다. 데이타 신호 DATA는 I/O 회로(32)에 제공되고, 이에 의해, 선택된 비트선 쌍에 대응하는 데이타 신호를 제공한다. 전압 차동은 선택된 비트선 쌍에서 구동되어 메모리 셀(22)과 같은 메모리 셀에 데이타 비트를 기록한다. 기록 사이클의 종료에서, 비트선 쌍의 차동 전압은 충분한 작은 레벨로 감소되어 다음 판독 사이클 동안 메모리 셀에 데이타가 잘못 기록되는 것을 방지한다. 비트선 쌍들의 등화 및 프리챠지(equalization and precharge)(기록 복원)는 비트선 부하들(31)에 의해 성취된다.
메모리(20)의 파워-업 동안, 그리고 전원 전압이 미리 결정된 전압 레벨에 도달되기 이전에, 파워-온 리셋 회로(30)는 논리 로우 파워-온 리셋 신호 POR을 제공한다. 논리 로우 파워-온 리셋 신호 POR은 클럭 회로(29), 행 어드레스 프리디코더들/래치(24) 및 열 어드레스 프리디코더들/래치(27)에 제공되어, 클럭 신호 K가 초기 미리 결정된 논리 상태로 제공된다. 그후에, 클럭 신호 K의 미리 결정된 상태는 행 어드레스 프리디코더들/래치(24) 및 열 어드레스 프리디코더들/래치(27)(제 6 도에 도시됨)에서 전송 게이트들(142 및 147)을 턴-오프 시키기 위해 사용되어, 상기 래치들은 다수의 워드선 선택들을 방지하도록 선택되지 않은 상태로 설정될 t 있다. 클럭 신호 K를 미리 결정된 논리 상태에 제공함으로써, 프리디코더들/래치들을 제어하는데 필요한 디바이스들의 수는 감소된다.
제 2도는 본 발명을 따른 제 1 도의 메모리(20)의 파워-온 리셋 회로(30)를 부분 개략도와 부분 논리도를 도시한 도면이다. 파워-온 리셋 회로(30)는 DC(직류) 모델 회로(39)와, N BIAS 검사 회로(64), 인버터들(63, 72, 73 및 74) 및 NAND 논리 게이트(71)를 포함한다. DC 모델 회로(39)는 저항기들(41, 43, 47 및 51), 바이폴라 NPN 트랜지스터들(42, 45, 46, 48, 52, 55) 및 MOS(금속-산화물 반도체) N-채널 트랜지스터들(49, 53, 56, 59 및 62) 및, MOS P-채널 트랜지스터(58 및 61)를 포함한다. N BIAS 검사 회로(64)는 P-채널 트랜지스터(65)와, N-채널 트랜지스터들(66, 67 및 68) 및, 캐패시터(69) 및 인버터(70)를 포함한다.
저항기(41)는 "V DD "로 기재된 제 1 전원 전압 단자에 접속된 제 1 단자와 제 2 단자를 갖는다. NPN 트랜지스터(42)는 저항기(41)의 제 2 단자에 접속된 콜렉터, 밴드갭 기준 전압 V BG 을 수신하기 위한 베이스 및, 에미터를 갖는다. 저항기(43)는 NPN 트랜지스터(42)의 에미터에 접속된 제 1 단자 및, "V SS "로 기재된 제 2 전원 단자에 접속된 제 2 단자를 갖는다. NPN 트랜지스터(45)는 V DD 에 접속된 콜렉터, 저항기(41)의 제 2 단자에 접속된 베이스 및, "A REFM "으로 기재된 기준 전압을 제공하기 위한 에미터를 갖는다. NPN 트랜지스터(46)는 NPN 트랜지스터(45)의 에미터에 접속된 콜렉터, 밴드갭 기준 전압 V BG 를 수신하기 위한 베이스 및, 에미터를 갖는다. 저항기(47)는 NPN 트랜지스터(46)의 에미터에 접속된 제 1 단자 및, V SS 에 접속된 제 2 단자를 갖는다. NPN 트랜지스터(48)는 V DD 에 접속된 콜렉터, 기준 전압 A REFM 을 수신하기 위한 NPN 트랜지스터(45)의 에미터에 접속된 베이스 및, "V REFM "으로 기재된 기준 전압을 제공하기 위한 에미터를 갖는다. N-채널 트랜지스터(49)는 NPN 트랜지스터(48)의 에미터에 접속된 드레인, "N BIAS "로 기재된 바이어스 전압을 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. 저항기(51)는 V DD 에 접속된 제 1 단자및, 제 2 단자를 갖는다. NPN 트랜지스터(52)는 저항기(51)의 제 2 단자에 접속된 콜렉터, 기준 전압 V REFM 을 수신하기 위한 NPN 트랜지스터(48)의 에미터에 접속된 베이스 및, 에미터를 갖는다. N-채널 트랜지스터(53)는 NPN 트랜지스터(52)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. NPN 트랜지스터(55)는 V DD 에 접속된 콜렉터, 저항기(51)의 제 2 단자에 접속된 베이스 및, 에미터를 갖는다. N-채널 트랜지스터(56)는 NPN 트랜지스터(55)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(58)는 V DD 에 접속된 소스, NPN 트랜지스터(55)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(59)는 P-채널 트랜지스터(58)의 드레인에 모두 접속된 드레인 및 게이트, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(61)는 V DD 에 접속된 소스, V SS 에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(62)는 P-채널 트랜지스터(61)의 소스에 접속된 드레인, N-채널 트랜지스터(59)의 게이트에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다. 인버터(63)는 P-채널 트랜지스터(61) 및 N-채널 트랜지스터(62) 모두의 드레인들에 접속된 입력 단자 및, 출력 단자를 갖는다.
P-채널 트랜지스터(65)는 V DD 에 접속된 소스, 인버터(63)의 출력 단자에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(66)는 P-채널 트랜지스터(65)의 드레인에 접속된 드레인, P-채널 트랜지스터(65)의 게이트에 접속된 게이트 및, 소스를 갖는다. N-채널 트랜지스터(67)는 N-채널 트랜지스터(66)의 소스에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, 소스를 갖는다. N-채널 트랜지스터(68)는 N-채널 트랜지스터(67)의 소스에 접속된 드레인, N-채널 트랜지스터(67)의 게이트에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다. 캐패시터(69)는 P-채널 트랜지스터(65) 및 N-채널 트랜지스터(66) 모두의 드레인들에 접속된 제 1 플레이트 전극 및, V SS 에 접속된 제 2 플레이트 전극을 갖는다. 인버터(70)는 P-채널 트랜지스터(65) 및 N-채널 트랜지스터(66) 모두의 드레인들에 접속된 입력 단자 및, 출력 단자를 갖는다.
NAND 논리 게이트(71)는 인버터(63)의 출력 단자에 접속된 제 1 입력 단자, 인버터(70)의 출력 단자에 접속된 제 2 입력 단자 및, 출력 단자를 갖는다. 인버터들(72, 73 및 74)은 직렬로 접속되는데, 여기서, 인버터(72)의 입력 단자는 NAND 논리 게이트(71)의 출력 단자에 접속되고, 인버터(74)의 출력 단자는 파워-온 리셋 신호 POR를, 클럭 회로(29)와 행 어드레스 프리디코더들/래치(24) 및 열 어드레스 프리디코더들/래치 (27)에 제공한다.
본 실시예에 있어서, 전원 전압 단자 V DD 는 접지 전위에 결합되고, 전원 전압 단자 V SS 는 음의 전원 전압, 예를 들어 -5.0 볼트를 수신한다. 약 -5.0 볼트의 전원 전압에 의해, 바이어스 전압 N BIAS 는 V SS 를 넘는 약 1.7 볼트이고, 밴드갭 기준 전압V BG 는 실리콘의 밴드갭 전압과 대략 동일한 V SS 를 넘는 약 1.25 볼트이다. 그러나, 다른 실시예들에서, V SS 는 접지 전위에 결합될 수 있고, 양의 전원 전압이 V DD 에 인가될 수 있다.
메모리(20)의 파워-업 동안, V DD 와 V SS 사이의 전원 전위가 증가하기 때문에, 바이어스 전압 N BIAS 및 밴드갭 기준 전압 V BG 은 초기에 V SS 에 인가되는 음의 전원 전압을 따른다. NPN 트랜지스터(52)는 초기에 비도통 상태로 되고, N-채널 트랜지스터들(49, 53 및 56)은 초기에 비도통 상태로 된다. 기준 전압 A REFM 은 NPN 트랜지스터들(42 및 46)의 도전율(conductivity)을 제어하는 밴드갭 기준 전압 V BG 에 의해 결정된다. 노드(201)에서의 전압은 약 V DD 와 동일하고, 노드(202)에서의 전압은 대략 V DD 에서 1 V BE (베이스-에미터 다이오드 전압 강하)를 뺀 전압과 동일하다. P-채널 트랜지스터(58)는 실질적으로 비도통 상태로 되고, N-채널 트랜지스터들(59 및 62)은 실질적으로 비도통 상태로 된다. P-채널 트랜지스터(61)는 비교적 약하게 되어, 그로 인해, V SS 는 보다 음으로 되어, 노드(203)에서의 전압은 V DD 전위까지 증가시켜 인버터(63)의 출력 단자에서의 전압을 논리 로우(logic low)로 되게 한다. 논리 로우는 NAND 논리 게이트(71)의 제 1 입력 단자에 인가되어, NAND 논리 게이트(71)의 출력 단자를 논리 하이(logic high)로 되게 한다. 따라서, 파워-온 리셋 신호 POR는 논리 로우로서 제공되어, 전원 전압이 회로를 적당한 회로 동작에 부적합하다는것을 나타낸다.
V SS 에 인가된 전원 전압이 약 -4.5 볼트에 도달할 때, 바이어스 전압 N BIAS 은 증가하기 시작하여, N-채널 트랜지스터들(49, 53 및 56)은 도통 상태로 되어 노드(202)에서의 전압을 감소시킨다. 노드(202)에서의 전압이 V DD 보다 아래의 P-채널 임계 전압 강하(V TP )일 때, P-채널 트랜지스터(58)는 도통 상태로 되고, 전류는 P-채널 트랜지스터(58) 및 N-채널 트랜지스터(59)를 통해 흐른다. N-채널 트랜지스터들(59 및 62)은 전류 미러를 형성하여, N-채널 트랜지스터(59)를 통과하는 전류는 N-채널 트랜지스터(62)에 의해 "미러화(mirrored)"된다. 노드(203)에서의 전압은 V SS 쪽으로 감소되어, 인버터(63)의 출력 단자에서의 전압이 논리 하이가 되도록 한다. 바이어스 전압 N BIAS 은 V SS 를 넘는 약 1.7 볼트로 계속해서 증가한다. 바이어스 전압 N BIAS 이 증가함에 따라, N-채널 트랜지스터들(67 및 68)은 도통 상태로 된다. 노드(204)에서의 전압은 V SS 쪽으로 감소된다. N-채널 트랜지스터들(67 및 68)의 저항 및 캐패시터(69)의 용량은 V SS 까지 감소되도록 노드(204)에 필요한 시간을 결정한다. 인버터(70)의 출력 단자는 논리 하이가 되고, NAND 논리 게이트(71)의 두 개의 입력 단자는 논리 하이가 되어, NAND 논리 게이트(71)의 출력 단자를 논리 로우로 되게 한다. 파워-온 리셋 신호 POR은 논리 하이가 되어, 전원 전압이 현재 정확한 레벨이라는 것을 나타낸다.
파워-온 리셋 회로는 전원 전압, 바이어스 전압 N BIAS 및 밴드갭 기준 전압 V BG 를 모니터링하고, 모든 세 개의 전압이 메모리(20)의 적당한 동작에 필요한 전압에 있을 때까지, 논리 하이 파워-온 리셋 신호를 제공하지 않는다.
제 3 도는 제 1 도의 메모리(20)의 종래 기술의 어드레스 버퍼 회로(79)를 개략적으로 도시한 도면이다. 어드레스 버퍼 회로(79)는 행 어드레스 버퍼들(23) 및 열 어드레스 버퍼들(26) 중 하나의 어드레스 버퍼 회로이다. 어드레스 버퍼 회로(79)와 유사한 하나의 어드레스 버퍼는 각각의 행 및 열 어드레스 신호용 행 어드레스 버퍼(23) 및 열 어드레스 버퍼(26)에 위치한다. 어드레스 버퍼 회로(79)에 상당하는 DC 회로는 파워-온 리셋 회로(30)에 의해 모델링 되어, V DD 및 V SS 에 제공되는 전원 전압이 미리 결정된 전압 레벨에 도달되기 이전에, 파워-온 리셋 회로(30)가 논리 하이로 되는 것을 방지하거나 디어서팅되는 되는 것을 방지할 수 있는 프로세스 및 온도 변화들을 보상한다.
어드레스 버퍼 회로(79)는 ECL(에미터-결합된 논리) 입력 스테이지(80), 에미터-폴로워 스테이지(92), 레벨 변환 스테이지(100) 및 BICMOS 구동기들(121 및 130)을 포함한다. ECL 입력 스테이지(80)는 NPN 트랜지스터들(81 및 90), 차동 증폭기(84) 및 N-채널 트랜지스터들(82, 83 및 91)을 포함한다. 차동 증폭기(84)는 저항기(85 및 86), NPN 트랜지스터들(87 및 88) 및 N-채널 트랜지스터(89)를 포함한다. 에미터-폴로워 스테이지(92)는 NPN 트랜지스터들(93 및 94) 및 N-채널 트랜지스터들(95 및 96)을 포함한다. 레벨 변환 스테이지(100)는 레벨 변환회로들(101, 106, 111 및 116)을 포함한다. 레벨 변환 회로(101)는 P-채널 트랜지스터들(102 및 103) 및 N-채널 트랜지스터들(104 및 105)을 포함한다. 레벨 변환 회로(106)는 P-채널 트랜지스터들(107 및 108) 및 N-채널 트랜지스터들(109 및 110)을 포함한다. 레벨 변환 회로(111)는 P-채널 트랜지스터들(112 및 113) 및 N-채널 트랜지스터들(114 및 115)을 포함한다. 레벨 변환 회로(116)는 P-채널 트랜지스터들(117 및 118) 및 N-채널 트랜지스터들(119 및 120)을 포함한다. BICMOS 구동기(121)는 NPN 트랜지스터들(122 및 123), N-채널 트랜지스터들(125, 126 및 127) 및 P-채널 트랜지스터(124)를 포함한다, BICMOS 구동기(130)는 NPN 트랜지스터들(131 및 132), N-채널 트랜지스터들(134, 135 및 136) 및 P-채널 트랜지스터(133)를 포함한다.
ECL 입력 스테이지(80)에 있어서, NPN 에미터-폴로워 트랜지스터(81)는 V DD 에 접속된 콜렉터, "A IN "으로 기재된 어드레스 신호를 수신하는 베이스 및, 에미터를 갖는다. N-채널 트랜지스터(83)는 NPN 트랜지스터(81)의 베이스에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. N-채널 트랜지스터(82)는 NPN 트랜지스터(81)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. 저항기(85)는 V DD 에 접속된 제 1 단자 및, 제 2 단자를 갖는다. 저항기(86)는 V DD 에 접속된 제 1 단자, 및 제 2 단자를 갖는다. NPN 트랜지스터(87)는 저항기(85)의 제 2 단자에 접속된 콜렉터, NPN 트랜지스터(81)의 에미터에 접속된 베이스 및, 에미터를 갖는다. NPN 트랜지스터(88)는 저항기(86)의 제 2 단자에 접속된 콜렉터, 베이스 및, NPN 트랜지스터(87)의 에미터에 접속된 에미터를 갖는다. N-채널 트랜지스터(89)는 NPN 트랜지스터들(87 및 88)의 에미터들에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. NPN 트랜지스터(90)는 V DD 에 접속된 콜렉터, "A REF "로 기재된 기준 전압을 수신하기 위한 베이스 및, NPN 트랜지스터(88)의 베이스에 접속된 에미터를 갖는다. N-채널 트랜지스터(91)는 NPN 트랜지스터(90)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다.
에미터-폴로워 스테이지(92)에 있어서, NPN 트랜지스터(93)는 V DD 에 접속된 콜렉터, 저항기(85)의 제 2 단자에 접속된 베이스 및, 에미터를 갖는다. N-채널 트랜지스터(95)는 NPN 트랜지스터(93)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 을 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다. NPN 트랜지스터(94)는 V DD 에 접속된 콜렉터, 저항기(86)의 제 2 단자에 접속된 베이스 및, 에미터를 갖는다. N-채널 트랜지스터(96)는 NPN 트랜지스터(94)의 에미터에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다.
레벨 변환 회로(101)에 있어서, P-채널 트랜지스터(102)는 V DD 에 접속된 소스, NPN 트랜지스터(93)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(104)는 P-채널 트랜지스터(102)의 드레인에 모두 접속된 드레인 및 게이트 및, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(103)는 V DD 에 접속된 소스, NPN 트랜지스터(94)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(105)는 P-채널 트랜지스터(103)의 드레인에 접속된 드레인, N-채널 트랜지스터(104)의 게이트에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다.
레벨 변환 회로(106)에 있어서, P-채널 트랜지스터(107)는 V DD 에 접속되는 소스, NPN 트랜지스터(94)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(109)는 P-채널 트랜지스터(107)의 드레인에 모두 접속된 드레인 및 게이트 및, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(108)는 V DD 에 접속되는 소스, NPN 트랜지스터(93)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(110)는 P-채널 트랜지스터(108)의 드레인에 접속된 드레인, N-채널 트랜지스터(109)의 게이트에 접속된 게이트 및, V SS 에 접속되는 소스를 갖는다.
레벨 변환 회로(111)에 있어서, P-채널 트랜지스터(112)는 V DD 에 접속된 소스, NPN 트랜지스터(94)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(114)는 P-채널 트랜지스터(112)의 드레인에 모두 접속된 드레인 및 게이트 및, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(113)는 V DD 에 접속된 소스, NPN 트랜지스터(93)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널트랜지스터(115)는 P-채널 트랜지스터(113)의 드레인에 접속된 드레인, N-채널 트랜지스터(114)의 게이트에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다.
레벨 변환 회로(116)에 있어서, P-채널 트랜지스터(117)는 V DD 에 접속된 소스, NPN 트랜지스터(93)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(119)는 P-채널 트랜지스터(117)의 드레인에 모두 접속된 드레인 및 게이트 및, V SS 에 접속된 소스를 갖는다. P-채널 트랜지스터(118)는 V DD 에 접속된 소스, NPN 트랜지스터(94)의 에미터에 접속된 게이트 및, 드레인을 갖는다. N-채널 트랜지스터(120)는 P-채널 트랜지스터(113)의 드레인에 접속된 드레인, N-채널 트랜지스터(119)의 게이트에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다.
BICMOS 구동기(121)에 있어서, NPN 트랜지스터(122)는 V DD 에 접속된 콜렉터, P-채널 트랜지스터(113)의 드레인에 접속된 베이스 및, "A 0 "으로 기재된 어드레스 신호를 제공하기 위한 에미터를 갖는다. NPN 트랜지스터(123)는 NPN 트랜지스터(122)의 에미터에 접속된 콜렉터, 베이스 및, V SS 에 접속된 에미터를 갖는다. P-채널 트랜지스터(124)는 NPN 트랜지스터(122)의 베이스에 접속된 소스, V SS 에 접속된 게이트 및, NPN 트랜지스터(122)의 에미터에 접속된 드레인을 갖는다. N-채널 트랜지스터(125)는 NPN 트랜지스터(122)의 에미터에 접속된 드레인, P-채널 트랜지스터(103)의 드레인에 접속된 게이트 및, NPN 트랜지스터(123)의 베이스에 접속된 소스를 갖는다. N-채널 트랜지스터(126)는 N-채널 트랜지스터(125)의 소스에 접속된 드레인, P-채널 트랜지스터(102)의 드레인에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다. N-채널 트랜지스터(127)는 NPN 트랜지스터(123)의 베이스에 접속된 드레인, "N REF "로 기재된 기준 전압을 수신하기 위한 게이트 및, V SS 에 접속된 소스를 갖는다.
BICMOS 구동기(130)에 있어서, NPN 트랜지스터(131)는 V DD 에 접속된 콜렉터, P-채널 트랜지스터(118)의 드레인에 접속된 베이스 및, "A 0 "으로 기재된 어드레스 신호를 제공하기 위한 에미터를 갖는다. NPN 트랜지스터(132)는 NPN 트랜지스터(131)의 에미터에 접속된 콜렉터, 베이스 및, V SS 에 접속된 에미터를 갖는다. P-채널 트랜지스터(133)는 NPN 트랜지스터(131)의 베이스에 접속된 소스, V SS 에 접속된 게이트 및, NPN 트랜지스터(131)의 에미터에 접속된 드레인을 갖는다. N-채널 트랜지스터(134)는 NPN 트랜지스터(131)의 에미터에 접속된 드레인, P-채널 트랜지스터(108)의 드레인에 접속된 게이트 및, NPN 트랜지스터(132)의 베이스에 접속된 소스를 갖는다. N-채널 트랜지스터(135)는 N-채널 트랜지스터(134)의 소스에 접속된 드레인, P-채널 트랜지스터(107)의 드레인에 접속된 게이트 및, V SS 에 접속된 소스를 갖는다. N-채널 트랜지스터(136)는 NPN 트랜지스터(132)의 베이스에 접속된 드레인, 기준 전압 N EF 를 수신하기 위한 게이트 및, Vss에 접속된 소스를 갖는다. 기준 전압 N REF 는 전원 전압 보다 높게 조정되고, 전원 전압과 거의 동일하게된다. N-채널 트랜지스터들(127 및 136)은 NPN 트랜지스터들(123 및 132) 각각이 포화 상태에서 동작하는 것을 방지한다. 다른 실시예들에 있어서, 전원 전압은 N-채널 트랜지스터들(127 및 136)을 바이어스하기 위하여 사용될 수 있다.
온도 및 프로세스 변화들을 보상하기 위하여, DC 모델 회로(39)(제 2 도)의 소자들은 제 3 도의 어드레스 버퍼 회로(79)에 상응하는 DC 회로를 모델링 하거나 모방(model, or mimic)한다. 예를 들어, 어드레스 버퍼 회로(90)의 기준 전압 AREF는 NPN 트랜지스터(45)의 에미터에서 제공된 기준 전압 A REFM 에 의해 모델링 된다. 마찬가지로, NPN 트랜지스터(88)의 베이스에서 제공된 기준 전압 V REF 는 NPN 트랜지스터(48)의 에미터에서 기준 전압 V REFM 에 의해 모델링 된다. 저항기들(41, 43 및 47) 및 NPN 트랜지스터들(42, 45 및 46)은 기준 전압 A REF 를 제공하는 회로 소자들을 모델링 한다. 기준 전압 A REF 를 NPN 트랜지스터(90)에 제공하는 실제 회로는 도시하지 않은 것을 주목한다. 저항기(51), NPN 트랜지스터(52) 및 N-채널 트랜지스터(53)는 차동 증폭기(84)를 모델링 한다. NPN 트랜지스터(55) 및 N-채널 트랜지스터(56)는 에미터 폴로워 스테이지(92)를 모델링 한다. P-채널 트랜지스터(58) 및 N-채널 트랜지스터(59)는 레벨 변환기들(101, 106, 111 및 116)을 모델링 한다. P-채널 트랜지스터(61) 및 N-채널 트랜지스터(62)는 NPN 트랜지스터들(122, 123, 131 및 132)을 모델링 한다. DC 모델 회로(39)의 소자들의 레이아웃(layout) 및 사이즈는 어드레스 버퍼 회로(79)의 소자들의 레이아웃 및 사이즈에상응한다.
제 4 도는 본 발명에 따른 클럭 버퍼 회로(170)를 부분 개략도와 부분 논리도를 도시한 도면이다. 클럭 버퍼 회로(170)는 제 1 도의 클럭 회로(30)의 일부분이다. 클럭 버퍼 회로(170)는 종래의 차동 증폭기(171) 및 이 차동 증폭기(171)의 출력 단자에 접속된 에미터-폴로워 NPN 트랜지스터들을 포함한다. 차동 증폭기(171)는 저항기들(172 및 173) 및 NPN 트랜지스터들(174 및 175)을 포함한다. N-채널 트랜지스터들(177, 179, 181, 183 및 185)은 NPN 트랜지스터들(174, 175, 178, 180, 182 및 184)에 전류 소스들을 제공한다. N-채널 트랜지스터(176)는 파워-온 리셋 신호 POR을 수신하기 위한 게이트를 갖고, NPN 트랜지스터들(174 및 175)의 에미터들과 N-채널 트랜지스터(177) 사이에 결합된다. 인버터(186)는 파워-온 리셋 신호 POR을 수신하기 위한 입력 단자 및, 출력 단자를 갖는다. N-채널 트랜지스터(187)는 NPN 트랜지스터(182)의 베이스에 접속된 드레인, 인버터(186)의 출력 단자에 접속된 게이트 및, N-채널 트랜지스터(177)의 드레인에 접속된 소스를 갖는다.
"CLK" 및 "CLK* * "라 기재된 차동 클럭 신호들은 비교적 작은 신호 스윙(small signal swing)을 갖고, 양호한 실시예 있어서는 ECL 레벨 클럭 신호들이 된다. 차동 클럭 신호들 CLK 및 CLK*은 NPN 트랜지스터들(174 및 175)의 베이스들 각각에 제공된다. 응답에 있어서, 차동 클럭 신호들 "CLK 1 " 및 "CLK 1* "은 NPN 트랜지스터들(184 및 180)의 에미터들에 각각 제공된다. 클럭 신호 CLK 1 의 전압은 NPN트랜지스터(175)의 콜렉터에서의 전압 보다 아래인 대략 2V BE 와 동일하고, 클럭 신호 CLK 1* 의 전압은 NPN 트랜지스터(174)의 콜렉터에서의 전압에서 2V BE 를 뺀 전압과 대략 동일하게 된다.
메모리(20)를 파워-업 동안, 파워-온 리셋 신호 POR은 논리 로우로서 초기에 제공된다. N-채널 트랜지스터(176)는 실질적으로 비도통 상태로 되고, N-채널 트랜지스터(187)는 도통 상태로 된다. V DD 와 V SS 사이의 전압 전위와 바이어스 전압 N BIAS 이 증가함에 따라, NPN 트랜지스터(182)의 베이스는 V SS 쪽으로 감소되어, 전류가 NPN 트랜지스터(175) 대신에 NPN 트랜지스터(174)를 통해서 조정(steering)된다. 이는 NPN 트랜지스터(182)가 비도통 상태로 유지되는 것을 보장하고, 또한, NPN 트랜지스터(184)는 실질적으로 비도통 상태로 되어, 클럭 신호 CLK 1 은 클럭 신호들 CLK 1 /CLK 1 *에 관계없이 논리 로우로서 파워-업(powers-up)한다. 차동 클럭 신호들 CLK 1 및 CLK 1 *는 제 5도의 클럭 레벨 변환 회로(190)의 베이스들에 제공된다.
전원 전압이 미리 결정된 전압 레벨에 도달될 때, 파워-온 리셋 신호 POR은 논리 하이 전압이 된다. N-채널 트랜지스터(176)는 도통 상태로 되고, 이에 의해, 차동 증폭기(171)의 전류 소스를 제공한다. N-채널 트랜지스터(187)는 실질적으로 비도통 상태가 되어, 클럭 신호들 CLK/CLK*의 토글(toggle)에 따라 NPN 트랜지스터(182)의 베이스에서의 전압으로 하여금 차동 증폭기(171)의 전압 변화에 응답하도록 한다.
제 5 도는 본 발명에 따른 클럭 레벨 변환 회로(190)를 도시한 개략도이다. 클럭 레벨 변환 회로(190)는 제 4 도의 클럭 버퍼 회로(170)에 결합되고, 제 1 도의 클럭 회로의 일부가 된다. 또한, 클럭 레벨 변환 회로(190)는, 부가적인 소자들이 클럭 레벨 변환 회로(190)에 부가되어 파워-온 리셋 신호 POR을 수신하여 "K" 및 "K*"로 기재된 차동 클럭 신호들을 미리 결정된 논리 상태로 보장하는 것을 제외하고, 제 3 도의 어드레스 버퍼 회로(79)와 유사하다. 클럭 레벨 변환 회로(190)는 차동 증폭기(191), 에미터-폴로워 트랜지스터들(197 및 198), 레벨 변환 회로(216, 221, 227 및 233) 및 BICMOS 구동 회로들(240 및 250)을 포함한다. 차동 증폭기(191)는 저항기들(192 및 193) 및 NPN 트랜지스터들(194 및 195)을 포함한다. N-채널 트랜지스터(196, 199 및 215)는 NPN 트랜지스터들(194, 195, 197 및 198)용 전류 소스들을 제공한다. 레벨 변환 회로(216)는 P-채널 트랜지스터들(217 및 218) 및 N-채널 트랜지스터들(219 및 220)을 포함한다. 레벨 변환 회로(221)는 P-채널 트랜지스터들(223 및 224) 및 N-채널 트랜지스터들(225 및 226)을 포함한다. 레벨 변환 회로(227)는 P-채널 트랜지스터들(229 및 230) 및 N-채널 트랜지스터들(231 및 232)을 포함한다. 레벨 변환 회로(233)는 P-채널 트랜지스터들(234 및 235) 및 N-채널 트랜지스터들(236 및 237)을 포함한다. BICMOS 구동 회로(240)는 NPN 트랜지스터들(241 및 242), P-채널 트랜지스터들(243 및 244) 및 N-채널 트랜지스터들(245, 246 및 247)을 포함한다. BICMOS 구동 회로(250)는 NPN 트랜지스터들(251 및 252), P-채널 트랜지스터(252) 및 N-채널 트랜지스터들(254, 255 및 256)을 포함한다.
P-채널 트랜지스터(228)는 V DD 에 접속된 소스, 파워-온 리셋 신호 POR을 수신하기 위한 게이트 및, N-채널 트랜지스터(231)의 드레인에 접속된 드레인을 갖는다. P-채널 트랜지스터(222)는 V DD 에 접속된 소스, 파워-온 리셋 신호 POR을 수신하기 위한 게이트 및, N-채널 트랜지스터(225)의 드레인에 접속된 드레인을 갖는다. 다이오드 접속된 P-채널 트랜지스터(243)는 V DD 에 접속된 소스와 게이트 및, NPN 트랜지스터(241)의 베이스에 접속된 드레인을 갖는다. 다이오드 접속된 트랜지스터(239)는 V DD 에 접속된 게이트와 소스 및, N-채널 트랜지스터(254)의 게이트에 접속된 드레인을 갖는다. P-채널 트랜지스터(253)는 V DD 에 접속된 소스, 파워-온 리셋 전압 POR을 수신하기 위한 게이트 및, NPN 트랜지스터(251)의 베이스에 접속된 드레인을 갖는다.
차동 클럭 신호들 CLK 1 및 CLK 1 *은 제 4도의 클럭 버퍼 회로(170)에 의해 제공되어, NPN 트랜지스터들(194 및 195)의 베이스들 각각에 제공된다. 클럭 레벨 변환 회로(190)는 CMOS 레벨 차동 클럭 신호 K 및 K*를 제공한다. 메모리(20)의 파워-업 동안, 파워-온 리셋 신호 POR은 논리 로우 전압으로서 클럭 레벨 변환 회로(190)에 제공되어 클럭 신호 K가 초기에 논리 로우로서 어서팅 되는 것을 보장하고, 클럭 신호 K*는 초기에 논리 하이로서 어서팅 된다. P-채널 트랜지스터들(222, 228, 238 및 253)은 전원 전압이 증가함에 따라 도통된다. 전류는 레벨 변환 회로(221)의 N-채널 트랜지스터(225) 및 레벨 변환 회로(227)의 N-채널트랜지스터(231)를 통해 조정된다. NPN 트랜지스터(241)의 베이스에서의 전압은 논리 로우가 되어, 클럭 신호 K로 하여금 논리 로우가 되도록 한다. NPN 트랜지스터(251)의 베이스에서의 전압은 하이가 되어, 클럭 신호 K*를 논리 하이 전압이 되도록 한다. N-채널 트랜지스터(245)는 도통되어, NPN 트랜지스터(242)로 하여금 도통되도록 하고, 그로 인해, 클럭 신호 K 의 전압을 논리 로우로 감소시킨다. N-채널 트랜지스터(254)는 실질적으로 비도통 되고 N-채널 트랜지스터(255)는 도통되어, NPN 트랜지스터(252)로 하여금 실질적으로 비도통 되도록 보장한다. 전원 전압이 적절한 레벨에 도달할 때, 파워-온 리셋 신호 POR은 논리 하이 전압으로서 제공되어, 클럭 신호 K/K*로 하여금 제 4 도의 클럭 버퍼 회로(170)로부터의 클럭 신호 CLK 1 /CLK 1 *에 응답하여 토글 되도록 허용한다.
제 6 도는 제 1 도의 메모리(20)의 어드레스 프리디코더 회로(139)를 도시한 부분 개략도와 부분 논리도를 도시한 도면이다. 행 어드레스 프리디코더들/래치(24) 및 열 어드레스 프리디코더들/래치(27)에 의해 수신되는 각각의 어드레스 신호에 대응하는 하나의 어드레스 프리디코더 회로(139)가 존재한다. 어드레스 프리디코더 회로(139)는 NAND 논리 게이트(140), 인버터(160), 래치(141), 전송 게이트들(142 및 147), P-채널 트랜지스터(150), 인버터(156) 및 BICMOS 구동 회로(159)를 포함한다. 래치(141)는 인버터들(145 및 146)을 포함한다. BICMOS 구동 회로(159)는 인버터(151), NPN 트랜지스터들(152 및 153), P-채널 트랜지스터(154) 및 N-채널 트랜지스터들(155, 157 및 158)을 포함한다. 전송 게이트(142)는 N-채널 트랜지스터(143) 및 P-채널 트랜지스터(144)를 포함한다. 전송 게이트(147)는 N-채널 트랜지스터(149) 및 P-채널 트랜지스터(148)를 포함한다.
NAND 논리 게이트(140)는 "A 0 "으로 기재된 어드레스 신호를 수신하기 위한 제 1 입력 단자, "A 1 "로 기재된 어드레스 신호를 수신하기 위한 제 2 입력 단자, "A N "으로 기재된 어드레스 신호를 수신하기 위한 제 3 입력 단자 및, 출력 단자를 갖는다. 인버터(160)는 NAND 논리 게이트(140)의 출력 단자에 접속된 입력 단자 및, 출력 단자를 갖는다. 전송 게이트(142)는 인버터(160)의 출력 단자에 접속된 입력 단자, 출력 단자, "K * "로 기재된 클럭 신호를 수신하기 위한 제 1 제어 단자 및, "K"로 기재된 클럭 신호를 수신하기 위한 제 2 제어 단자를 갖는다. 인버터(145)는 전송 게이트(142)의 출력 단자에 접속된 입력 단자 및, 출력 단자를 갖는다. 인버터(146)는 인버터(145)의 출력 단자에 접속된 입력 단자 및, 인버터(145)의 입력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(147)는 인버터(145)의 출력 단자에 접속된 입력 단자, 출력 단자, 클럭 신호 K*를 수신하기 위한 제 1 제어 단자 및, 클럭 신호 K를 수신하기 위한 제 2 제어 단자를 갖는다. 전송 게이트들(142 및 147)이 병렬 접속된 N-채널 및 P-채널 트랜지스터들로서 도시되어 있지만, 다른 실시예들에서 있어서, 전송 게이트들(142 및 147)은 단지 하나의 트랜지스터를 가질 수 있다는 점을 주목한다.
P-채널 트랜지스터(150)는 V DD 에 접속된 소스, 파워-온 리셋 신호 POR을 수신하기 위한 게이트 및, 전송 게이트(147)의 출력 단자에 접속된 드레인을 갖는다. 인버터(151)는 전송 게이트(147)의 출력 단자에 접속된 입력 단자 및, 출력 단자를 갖는다. NPN 트랜지스터(152)는 V DD 에 접속된 콜렉터, 인버터(151)의 출력 단자에 접속된 베이스 및, "RP"로 기재된 프리디코딩된 어드레스 신호를 제공하기 위한 에미터를 갖는다. P-채널 트랜지스터(154)는 NPN 트랜지스터(152)의 베이스에 접속된 소스, Vss에 접속된 게이트 및, NPN 트랜지스터(152)의 에미터에 접속된 드레인을 갖는다. N-채널 트랜지스터(155)는 P-채널 트랜지스터(154)의 드레인에 접속된 드레인, 전송 게이트(147)의 출력 단자에 접속된 게이트 및, 소스를 갖는다. NPN 트랜지스터(153)는 NPN 트랜지스터(152)의 에미터에 접속된 콜렉터, N-채널 트랜지스터(155)의 소스에 접속된 베이스 및, V s s에 접속된 에미터를 갖는다. N-채널 트랜지스터(157)는 N-채널 트랜지스터(155)의 소스에 접속된 드레인, 게이트 및, V s s에 접속된 소스를 갖는다. 인버터(156)는 전송 게이트(147)의 출력 단자에 접속된 입력 단자 및, N-채널 트랜지스터(157)의 게이트에 접속된 출력 단자를 갖는다. N-채널 트랜지스터(158)는 NPN 트랜지스터(153)의 베이스에 접속된 드레인, 바이어스 전압 N BIAS 를 수신하기 위한 게이트 및, V s s에 접속된 소스를 갖는다.
정상 동작 동안, 버퍼링 되고, 레벨 변환된 "A 0 ", "A 1 " 내지 "A N "으로 기재된 어드레스 신호들은 어드레스 버퍼 회로(79)를 포함하는 어드레스 버퍼 회로들에 의해, 어드레스 프리디코더 회로(139)를 포함하는 어드레스 프리디코더 회로에 제공된다. 논리 로우로 되는 클럭 신호 K 및 논리 하이로 되는 클럭 신호 K*에 응답하여, 전송 게이트(142)는 도통되는데, 이 게이트는 NAND 논리 게이트(140)의 출력 단자를 래치(141)에 결합시킨다. 전송 게이트(147)는 실질적으로 비도통 되어, 래치(141)를 BICMOS 구동 회로(159)로부터 분리시킨다. 클럭 신호들 K 및 K*가 논리 하이 및 논리 로우로 각각 될 때, 전송 게이트(147)는 도통되어, 래치(141)를 BICMOS 구동 회로(159)에 결합시키고, 전송 게이트(142)는 실질적으로 비도통 되어 래치(141)를 NAND 논리 게이트(140)로부터 분리시켜, 그로 인해, 클럭 신호들 K/K*가 논리 로우 및 논리 하이로 천이될 때까지, 래치(141)가 새로운 어드레스 신호를 수신하는 것을 방지한다.
메모리(20)의 파워-업 동안, 파워-온 리셋 신호 POR은 논리 로우로 되어, P-채널 트랜지스터(150)로 하여금 도통되도록 하고, 그로 인해, 인버터(151)의 입력 단자를 V DD 에 결합시킨다. 인버터(151)는 논리 로우를 NPN 트랜지스터(152)의 베이스에 제공하여, NPN 트랜지스터(152)로 하여금 실질적으로 비도통 상태로 되도록 한다. N-채널 트랜지스터(155)의 게이트는 논리 하이가 되어, N-채널 트랜지스터(155)로 하여금 도통되도록 한다. NPN 트랜지스터(153)의 베이스에서 논리 하이는 NPN 트랜지스터(153)로 하여금 도통되도록 한다. NPN 트랜지스터(153)가 파워-업 시에 실질적으로 비도통 되고, NPN 트랜지스터(153)가 도통되기 때문에, 프리디코딩된 어드레스 신호 RP는 초기에 논리 로우로서 어서팅 된다. 또한, 파워-업 동안, 클럭 신호 K는 논리 로우가 되고, 클럭 신호 K*가 논리 하이로 되어, 전송 게이트(147)로 하여금 초기에 비도통 되도록 하여, 파워-업 동안 프리디코딩된 어드레스 신호 RP의 논리 상태의 영향으로 인하여 어드레스 신호들 A 0 , A 1 또는 A N 중 어느 한 신호가 변화되는 것을 방지한다.
본 발명은 상술된 실시예를 기초하여 설명되었지만, 당업자라면 본 발명이 수많은 방식으로 수정되고 상술된 실시예 이외에 많은 실시예를 취할 수 있다는 것을 알 수 있을 것이다. 따라서, 첨부된 청구범위는 본 발명의 원리 및 영역 내에 있는 본 발명의 모든 수정들을 포함하는 것으로 의도되었다.
제 1 도는 본 발명을 따른 메모리를 도시한 블럭도.
제 2 도는 본 발명을 따른 제 1 도의 메모리의 파워-온 리셋 회로를 도시한 부분 개략도와 부분 논리도로 도시한 도면.
제 3 도는 제 1 도의 메모리의 종래 기술의 어드레스 버퍼 회로를 도시한 개략도.
제 4 도는 본 발명에 따른 클럭 버퍼 회로를 부분 개략도와 부분 논리도로 도시한 도면.
제 5 도는 본 발명을 따른 클럭 레벨 변환 회로를 도시한 개략도.
제 6 도는 제 1 도의 메모리의 어드레스 프리디코더 회로(address predecoder circuit)를 부분 개략도와 부분 논리도로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 메모리 21 : 메모리 어레이
23 : 행 어드레스 버퍼 24 : 행 어드레스 프리디코더/래치
25 : 행 선택 회로 26 : 열 어드레스 버퍼
27 : 열 어드레스 프리디코더/래치
28 : 열 논리 회로 29 : 클럭 회로
30 : 파워-온 리셋 회로 31 : 비트선 부하
32 : 데이타 입출력 회로
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