반도체 소자의 제조방법
专利汇可以提供반도체 소자의 제조방법专利检索，专利查询，专利分析的服务。并且A method for manufacturing a semiconductor device is provided to control GIDL(Gate Induced Drain Leakage) and to improve refresh characteristics of device by forming a lightly density doped region at each edge of a gate poly silicon layer when a gate of the semiconductor device is formed. A gate dielectric(220) and a poly silicon layer(230) are formed in turn on a semiconductor substrate(200). First conductive type impurities are implanted into the poly silicon layer. A mask pattern is formed on the poly silicon layer to expose a region except for at least gate forming region. Second conductive type impurities are implanted into the poly silicon layer by using the mask pattern as an ion implantation barrier to form each lightly density doped region at edges of both sides of the poly silicon layer part corresponding to a gate region. The mask pattern is removed. A metal silicide layer(240) and a hard mask layer(250) are formed in turn on the poly silicon layer. The hard mask layer, the metal silicide layer, the poly silicon layer, and the gate dielectric are in turn etched to form a gate(260).，下面是반도체 소자의 제조방법专利的具体信息内容。
반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따라 형성한 반도체 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 210 : 소자분리막
220 : 게이트산화막 230 : 폴리실리콘막
230a : 저도핑 영역 240 : 텅스텐실리사이드막
250 : 하드마스크 질화막 260 : 게이트
270 : 스페이서 280a : 소오스영역
280b : 드레인영역 M1 : 제1감광막패턴
M2 : 제2감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 채널영역와 드레인영역이 접하는 지점에서 발생하는 지아이디엘(GIDL : Gate Induced Drain Leakage) 문제를 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 셀 트랜지스터의 채널 길이 및 접합영역의 면적은 감소하고, 채널영역 및 접합영역으로의 도핑 농도는 증가하고 있는 추세이다. 이에 따라, 게이트의 제어능력이 저하되어 문턱전압(Vt)이 급격하게 감소하는 단채널효과(Short Channel Effect)가 유발되고, 전계(Electric field) 증가에 따라 접합 누설전류가 증가하여 리프레쉬 특성이 열화되는 등 소자 특성의 저하가 야기된다.
특히, 상기 접합 누설전류는 채널영역과 접합영역이 접하는 지점에서 매우 크게 발생하게 되는데, 이것은 상기 채널영역과 접합영역이 접하는 지점에서 큰 전계가 걸리기 때문이다. 이러한 채널영역과 접합영역의 오버랩(overlap) 지점에서 발생하는 전류 누설 현상의 대표적인 예로써 GIDL(Gate Induced Drain Leakage)을 들 수 있다.
자세하게, 상기 GIDL이란 게이트에 0 또는 음(-)의 전압이 인가되고 드레인영역에 양(+)의 전압이 인가되는 오프(off) 상태에서 발생하는 전류 누설 현상으로서, 상기 오프(off) 상태에서 채널영역과 드레인영역이 접하는 부분에 큰 전계가 걸려 그 지점의 공핍층(depletion layer)에서 터널링(tunneling)이 발생하므로 유발된다. 상기 GIDL은 오프-누설(off-leakage) 전류를 증가시켜 소자의 리프레쉬 시간을 감소시키는 주요 요인으로서, 소자의 고집적화와 신뢰성 향상을 위해서는 반드시 극복해야 하는 문제점이다.
도 1은 종래 기술에 따라 형성한 반도체 소자의 단면도로서, 이하에서는 도 1을 참조하여 종래 기술 및 그 문제점을 설명하도록 한다.
일반적으로 반도체 소자의 제조는, 도 1에 도시된 바와 같이, 소자분리막(110)이 구비된 반도체기판(100) 상에 게이트산화막(120), 도핑된 폴리실리콘막(130), 텅스텐실리사이드막(140) 및 하드마스크 질화막(150)을 차례로 형성하고, 상기 막들(150, 140, 130, 120)을 식각하여 게이트(160)를 형성한 후, 상기 게이트(160) 양측벽에 스페이서(170)를 형성하고나서, 상기 게이트(160) 양측 기판(100) 내에 소오스영역(180a) 및 드레인영역(180b)을 형성하는 방식으로 진행한다.
그러나, 전술한 종래 기술에서는, 앞서 설명한 바와 같이, 소자의 고집적화로 접합영역의 도핑농도가 증가함에 따라 게이트(160) 하부 기판에 형성되는 채널영역과 접합영역(180a, 180b)이 오버랩(overlap)되는 A표시지점에서 전계 집중 현상이 증가하는 문제가 있다. 특히, 오프(off) 상태에서 채널영역와 드레인영역(180b)이 접하는 지점에서 발생하는 GIDL로 인해 소자의 리프레쉬 특성이 열화되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 채널영역와 드레인영역이 접하는 지점에서 발생하는 GIDL을 억제하여 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반 도체기판 상에 게이트절연막과 제1도전형 불순물이 이온주입된 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 상에 적어도 게이트 형성 영역 이외의 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이온주입 장벽으로 이용해서 폴리실리콘막 내에 제2도전형 불순물을 이온주입하여 게이트 영역에 해당하는 폴리실리콘막 부분의 양측 가장자리 각각에 저농도로 도핑된 영역을 형성시키는 단계; 상기 마스크패턴을 제거하는 단계; 상기 폴리실리콘막 상에 금속실리사이드막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속실리사이드막, 폴리실리콘막 및 게이트절연막을 차례로 식각하여 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 제1도전형 불순물이 이온주입된 폴리실리콘막은 제1도전형 불순물이 3E15∼5E15 원자/㎠ 도우즈로 이온주입된 폴리실리콘막이다.
한편, 상기 제2도전형 불순물 이온주입은 0.5E15∼1.5E15 원자/㎠ 도우즈로 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(210)이 구비된 반도체기판(200) 상에 게이트용 절연막으로서 게이트산화막(220)을 형성하고, 상기 게이트산화막(220) 상에 제1 도전형 불순물이 이온주입된 폴리실리콘막(230)을 형성한다. 여기서, 상기 제1도전형 불순물이 이온주입된 폴리실리콘막(230)은 제1도전형 불순물이 3E15∼5E15 원자/㎠ 도우즈로 이온주입된 폴리실리콘막(230)이다.
다음으로, 상기 폴리실리콘막(230) 상에 감광막을 증착한 후, 게이트 형성을 위한 마스크를 이용한 노광 및 현상 공정을 통해 상기 감광막을 식각하여 폴리실리콘막(230)의 게이트 형성 영역을 가리는 마스크패턴으로서 제1감광막패턴(M1)을 형성한다.
도 2b를 참조하면, 상기 제1감광막패턴을 이온주입 장벽으로 이용해서 폴리실리콘막(230) 내에 제2도전형 불순물을 이온주입하여 게이트 영역에 해당하는 폴리실리콘막 부분의 양측 가장자리 각각에 저농도로 도핑된 영역(230a)을 형성시킨다. 여기서, 상기 제2도전형 불순물 이온주입은 0.5E15∼1.5E15 원자/㎠ 도우즈로 수행한다. 그런 후, 상기 제1감광막패턴을 제거한다.
도 2c를 참조하면, 상기 저농도 도핑 영역(230a)이 형성된 폴리실리콘막(230) 상에 게이트의 저저항을 구현하기 위한 금속실리사이드막으로서 텅스텐실리사이드막(240)을 형성한 후, 상기 텅스텐실리사이드막(240) 상에 하드마스크 질화막(250)을 형성한다. 그런다음, 상기 하드마스크 질화막(250) 상에 게이트를 위한 제2감광막패턴(M2)을 형성한다.
도 2d를 참조하면, 상기 제2감광막패턴을 식각장벽으로 이용해서 상기 하드마스크 질화막(250), 텅스텐실리사이드막(240), 저농도 도핑 영역(230a)이 형성된 폴리실리콘막(230) 및 게이트산화막(220)을 순차로 식각하여 수 개의 게이트(260) 들을 형성한다. 이때, 상기 게이트(260)의 폴리실리콘막 부분은 그 양측 가장자리 각각에 저농도 도핑 영역(230a)을 갖는다. 그런 후, 상기 제2감광막패턴을 제거한다.
도 2e를 참조하면, 상기 게이트(260) 측벽에 스페이서(270)를 형성하고, 상기 게이트(260) 양측 기판(200) 내에 제1도전형 불순물을 이온주입하여 소오스영역(280a) 및 드레인영역(280b)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 게이트에 해당하는 폴리실리콘막 부분의 양측 가장자리 각각에 저농도 도핑 영역을 형성한다. 이 경우 게이트 폴리실리콘막 양측 가장자리에 국부적인 공핍화 현상(depletion effect)이 발생하여 그 부분에 대응하는 채널영역에 인가되는 전계가 감소하게 된다. 이에 따라, 채널영역과 접합영역이 오버랩(overlap)되는 지점에서 GIDL 커런트 발생이 효과적으로 억제되고, 그러므로, 소자의 리프레쉬 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 게이트 형성시 게이트 폴리실리 콘막 양측 가장자리 각각에 저농도 도핑영역을 형성함으로써, 그 부분에 대응하는 채널영역에 인가되는 전계를 감소시켜 GIDL(Gate Induced Drain Leakage)을 억제할 수 있고, 이에 따라, 소자의 리프레쉬 특성을 개선시킬 수 있다.
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