수직형 메모리 소자 및 그 형성 방법{A VERTICAL MEMORY DEVICE AND METHODS OF FORMING THE SAME}

본 발명은 수직형 메모리 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 수직 방향으로 적층된 게이트 라인을 포함하는 수직형 메모리 소자 및 그 형성 방법에 관한 것이다.

메모리 소자의 고집적화를 위하여 3차원으로 수직 배열되는 메모리 셀들을 구비하는 수직형 메모리 소자들이 제안되고 있다. 상기 수직형 메모리 소자들은 각 메모리 셀들이 수직 방향으로 적층된 구조를 가지기 때문에, 수직 방향으로 적층된 각 셀들에 전기적 신호를 인가해주어야 한다. 그러므로, 상기 셀들에 전기적 신호를 인가하기 위한 패드 구조물이 요구될 수 있다.

본 발명의 일 과제는 수직형 메모리 소자를 제공하는 데 있다.

본 발명의 일 과제는 수직형 메모리 소자의 제조 방법을 제공하는 데 있다.

본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되는 게이트 라인들을 포함하는 게이트 라인 구조물과, 상기 게이트 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들과, 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 n층 연장 게이트 라인(n은 2 이상의 짝수)이 배치되는 제1 계단 패턴 구조물과, 상기 제1 계단 패턴 구조물의 일 측벽과 직접 접촉하고, 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에� �� 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 n-1층 연장 게이트 라인(n은 2 이상의 짝수)이 배치되는 제2 계단 패턴 구조물을 포함할 수 있다. 상기 제2 계단 패턴 구조물의 n-1층 연장 게이트 라인의 노출부인 각 패드 영역들의 면적은 각 층별로 다를 수 있다.

예시적인 실시예들에 있어서, 상기 제2 계단 패턴 구조물의 각 패드 영역은 상부층에서 하부층으로 갈수록 상기 제2 방향과 수직한 제3 방향의 폭이 증가될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물은 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖고, 상기 제1 및 제2 계단 패턴 구조물의 상기 제3 방향으로의 폭의 합은 상기 제1 폭과 동일할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 계단 패턴 구조물의 n층 연장 게이트 라인의 노출부의 면적은 상부층에서 하부층으로 갈수록 감소될 수 있다.

예시적인 실시예들에 있어서, 상기 제2 계단 패턴 구조물의 패드 영역에서, 상기 제1 및 제2 계단 패턴 구조물이 상기 제2 방향과 수직한 제3 방향으로 접하는 꼭지점 부위는 라운드된 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 계단 패턴 구조물의 접촉부의 측벽은 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인들의 제1 방향의 사이 및 연장 게이트 라인들의 제1 방향의 사이에는 절연막이 구비될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물, 제1 및 제2 계단 패턴 구조물은 일체로 구비되어 하나의 게이트 구조물로 제공되고, 상기 게이트 구조물은 상기 제2 방향과 수직한 제3 방향으로 이격되면서 복수개가 구비될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 구조물들의 사이에는 상기 제2 방향으로 연장되는 개구부가 포함될 수 있다.

예시적인 실시예들에 있어서, 상기 제2 계단 패턴 구조물의 각 패드 영역들은 상부층에서 하부층으로 갈수록 개구부와 접하는 모서리부로부터 상기 제3 방향으로의 폭이 점진적으로 증가될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 구조물들은 상기 개구부를 기준으로 서로 대칭되는 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물, 제1 및 제2 계단 패턴 구조물을 덮는 층간 절연막이 더 포함될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 계단 패턴 구조물의 n층 연장 게이트와 접촉되는 제1 콘택 플러그 및 상기 제2 계단 패턴 구조물의 n-1층 연장 게이트와 접촉하는 제2 콘택 플러그를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 계단 패턴 구조물에는 n층의 패드 영역들을 포함하고, 상기 제2 계단 패턴 구조물에는 n-1층의 패드 영역들을 포함하고, 상기 n층 및 n-1층의 패드 영역은 상기 제2 방향과 수직한 제3 방향으로 배치될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층된 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인들(word lines) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층된 그라운드 선택 라인 및 워드 라인들을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물 상에 상기 제2 방향의 단부가 계단 형상을 갖는 적어도 하나의 스트링 선택 라인을 더 포함할 수 있다.

본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되는 게이트 라인들을 포함하는 게이트 라인 구조물이 구비된다. 상기 게이트 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비된다. 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 m층 연장 게이트 라인(m은 3의 배수)이 배치되는 제1 계단 패턴 구조물이 구비된다. 상기 제1 계단 패턴 구조물의 일 측벽과 직접 접촉하고, 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 m-1층 연장 게이트 라인(m은 3의 배수)이 배치되는 제2 계단 패턴 구조물이 구비된다. 상기 제2 계단 패턴 구조물의 일 측벽과 직접 접촉하고, 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 m-2층 연장 게이트 라인(m은 3의 배수)이 배치되는 제3 계단 패턴 구조물이 구비된다. 상기 제3 계단 패턴 구조물의 m-2층 연장 게이트 라인의 노출부인 각 패드 영역들의 면적은 각 층별로 다를 수 있다. 예시적인 실시예들에 있어서, 상기 제3 계단 패턴 구조물의 패드 영역에서, 상기 제2 및 제3 계단 패턴 구조물이 상기 제2 방향과 수직한 제3 방향으로 접하는 꼭지점 부위는 라운드된 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 제2 계단 패턴 구조물의 m-1층 연장 게이트 라인의 노출부인 패드 영역에서, 상기 제1 및 제2 계단 패턴 구조물이 상기 제2 방향과 수직한 제3 방향으로 접하는 꼭지점 부위는 라운드된 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물은 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖고, 상기 제1 내지 제3 계단 패턴 구조물의 상기 제3 방향으로의 폭의 합은 상기 제1 폭과 동일할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 계단 패턴 구조물의 m층 연장 게이트 라인의 노출부의 면적은 상부층에서 하부층으로 갈수록 감소될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물, 제1 및 제2 계단 패턴 구조물은 일체로 구비되어 하나의 게이트 구조물로 제공되고, 상기 게이트 구조물은 복수개가 구비되고, 상기 복수의 게이트 구조물들의 사이에는 상기 제2 방향으로 연장되는 개구부가 포함될 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 구조물들은 상기 개구부를 기준으로 서로 대칭되는 형상을 가질 수 있다.

본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되는 게이트 라인들을 포함하는 게이트 라인 구조물이 구비된다. 상기 게이트 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비된다. 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 n층 연장 게이트 라인(n은 2 이상의 짝수)이 배치되는 제1 계단 패턴 구조물이 구비된다. 상기 제1 계단 패턴 구조물의 일 측벽과 직접 접촉하고, 상기 게이트 라인들의 제2 방향의 각 단부로부터 연장되는 연장 게이트 라인을 포함하고, 단부에는 복수의 연장 게이트 라인이 포함되는 계단부들이 포함되고, 각 계단부의 상부에는 n-1층 연장 게이트 라인(n은 2 이상의 짝수)이 배치되는 제2 계단 패턴 구조물이 구비된다. 상기 제2 계단 패턴 구조물의 n-1층 연장 게이트 라인의 노출부인 각 패드 영역들에서, 상기 제1 및 제2 계단 패턴 구조물이 상기 제2 방향과 수직한 제3 방향으로 접하는 꼭지점 부위는 라운드된 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 계단 패턴 구조물의 접촉부의 측벽은 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 제2 계단 패턴 구조물의 n-1층 연장 게이트 라인의 노출부인 각 패드 영역들의 면적은 각 층별로 다를 수 있다.

본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법으로, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성한다. 상기 몰드 구조물의 최상부 1층의 층간 절연막 및 희생막의 일부분을 제거하여 단차부 및 비단차부를 형성한다. 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 단차부 및 비단차부로부터 각각 형성된 예비 패드부들을 포함하는 예비 계단형 몰드 구조물을 형성한다. 상기 예비 계단형 몰드 구조물을 관통하는 수직 채널 구조물을 형성한다. 상기 예비 계단형 몰드 구조물을 절단하는 개구부를 형성하여, 패드부들을 포함하고 제2 방향으로 연장되는 계단형 몰드 구조물을 형성한다. 그리고, 상기 계단형 몰드 구조물의 희생막을 도전 물질로 대체하여 게이트 라인 구조물, 홀수층 패드 영역을 포함하는 제1 계단 패턴 구조물 및 짝수층 패드 영역을 포함하는 제2 계단 패턴 구조물을 형성한다.

예시적인 실시예들에 있어서, 상기 단차부 및 비단차부는 상기 제2 방향과 수직한 제3 방향으로 교대로 배치될 수 있다.

예시적인 실시예들에 있어서, 상기 개구부는 상기 단차부의 중심 및 비단차부의 중심 부위를 각각 절단할 수 있다.

예시적인 실시예들에 있어서, 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 예비 계단형 몰드 구조물을 형성하기 위하여, 상기 몰드 구조물의 가장자리를 노출하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 이용하여 노출된 2층의 층간 절연막 및 희생막을 식각한다. 상기 제1 포토레지스트 패턴의 표면 일부를 트리밍하여 제2 포토레지스트 패턴을 형성한다. 그리고, 상기 제2 포토레지스트 패턴을 이용하여 노출된 2층의 층간 절연막 및 희생막을 식각한다.

예시적인 실시예들에 있어서, 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 예비 계단형 몰드 구조물을 형성하는 공정에서, 상기 단차부로부터 형성되는 예비 패드부들이 상부층에서 하부층으로 갈수록 면적이 증가되도록 상기 식각 공정을 수행할 수 있다.

예시적인 실시예들에 있어서, 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 예비 계단형 몰드 구조물을 형성하는 공정에서, 상기 단차부로부터 형성되는 각 예비 패드부들은 상기 비 단차부로부터 형성되는 예비 패드부와 접촉하는 꼭지점 부위가 라운드되도록 상기 식각 공정을 수행할 수 있다.

예시적인 실시예들에 있어서, 상기 게이트 라인 구조물, 제1 및 제2 계단 패턴 구조물을 덮는 층간 절연막을 형성하는 것을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 계단 패턴 구조물의 n층 연장 게이트와 접촉되는 제1 콘택 플러그 및 상기 제2 계단 패턴 구조물의 n-1층 연장 게이트와 접촉하는 제2 콘택 플러그를 형성하는 것을 더 포함할 수 있다.

전술한 바와 같이 예시적인 실시예들에 따르면, 상기 제2 계단 패턴 구조물에서 상기 n-1층의 연장 게이트 라인의 노출부 면적은 각 층별로 다를 수 있다. 상기 연장 게이트 라인의 노출부 면적의 변경이 가능하여 콘택 플러그의 위치를 조절할 수 있다. 또한, 상기 n-1층 연장 게이트 라인의 노출부에서, 상기 제1 및 제2 계단 패턴 구조물이 접하는 모서리 부위는 라운드될 수 있다. 따라서, 상기 모서리 부위에서 보이드가 발생하는 것을 감소할 수 있어서, 상기 보이드로 인한 불량을 감소할 수 있다.

도 1a, 1b, 2, 3a 및 3b는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도, 평면도 및 단면도들이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도 및 평면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 메모리 소자의 사시도 및 평면도이다.
도 21은 도 19 및 20에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 22, 23a, 23b 및 23c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도 및 단면도들이다.
도 24 내지 도 30은 도 22, 23a, 23b 및 23c에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 31은 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1a, 1b, 2, 3a 및 3b는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도, 평면도 및 단면도들이다.

구체적으로, 도 1 및 2는 각각 상기 수직형 메모리 소자의 사시도 및 평면도이다. 도 3a 및 도 3b는 각각 도 2에 표시된 I-I'라인 및 II-II'라인을 따라 제1 방향으로 절단한 단면도들이다.

이하에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이 후 모든 도면들에서 동일하게 적용될 수 있다. 설명의 편의를 위하여, 도 1a, 1b 및 2에는 일부 절연막들의 도시는 생략되었고, 도 1a, 1b에는 콘택 플러그가 생략되었다.

도 1a, 1b, 2, 3a 및 3b를 참조하면, 메모리 셀들이 형성되는 셀 영역(A)과 상기 셀들을 연결하기 위한 배선들이 형성되는 배선 영역(B)을 포함하는 기판이 마련된다. 상기 배선 영역(B)은 상기 셀 영역(A)의 양 측 가장자리 부위에 위치할 수 있다.

상기 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(132)이 구비된다. 상기 수직 채널 구조물(132)을 감싸며 상기 제1 방향을 따라 적층되는 게이트 라인들(116a, 116b, 116c, 116d, 116e, 116f, 116g, 116h)을 포함하는 게이트 라인 구조물(150)이 구비된다. 상기 게이트 라인들(116)은 상기 제2 방향으로 연장된다.

상기 게이트 라인 구조물(150)의 제2 방향의 단부와 접촉하여 제1 및 제2 계단 패턴 구조물(152, 154)이 포함된다. 상기 게이트 라인 구조물(150) 및 수직 채널 구조물(132)은 상기 셀 영역에 위치하고, 상기 제1 및 제2 계단 패턴 구조물(152, 154)은 상기 배선 영역에 위치할 수 있다.

기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 상기 기판(100) 상에는 패드 절연막(102)이 구비될 수 있다.

상기 수직 채널 구조물(132)은 채널(172), 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(174) 및 매립 절연 패턴(176)을 포함할 수 있다. 상기 수직 채널 구조물(132)은 상기 게이트 라인 구조물(150)을 관통하며 상기 제1 방향으로 연장될 수 있다.

상기 채널(172)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.

상기 매립 절연 패턴(176)은 상기 채널의 내부 공간에 구비될 수 있다. 상기 매립 절연 패턴(176)은 필라(pillar) 형상을 가질 수 있다. 상기 매립 절연 패턴(176)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(172)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(176)은 생략될 수 있다.

상기 터널 절연막, 전하 저장막 및 블록킹 유전막을 포함하는 구조물(174)은 상기 채널(172)의 외측벽 상에 순차적으로 적층될 수 있다. 상기 구조물(174)은 상기 채널(172)의 외측벽을 감싸도록 형성될 수 있다. 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.

예시적인 실시예에서, 기판(100)의 상면 및 상기 수직 채널 구조물(132) 사이에는 반도체 패턴(170)이 더 포함될 수 있다. 상기 반도체 패턴(170)은 상기 기판(100)의 상기 상면과 접촉할 수 있다. 상기 반도체 패턴(170)은 필라 형상을 가질 수 있으며, 상기 반도체 패턴(170) 상면에 상기 수직 채널 구조물(132)이 형성될 수 있다.

상기 채널(172), 터널 절연막, 전하 저장막 및 블록킹 유전막(174) 및 매립 절연 패턴(176) 상에는 패드 패턴(178)이 형성될 수 있다. 상기 패드 패턴(178)은 예를 들면, 상기 수직형 메모리 소자의 비트 라인과 전기적으로 연결될 수 있다.

상기 게이트 라인 구조물(150)은 게이트 라인(116) 및 절연막(106)이 번갈아 적층되는 구조를 가질 수 있다.

상기 게이트 라인들(116)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(116a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(116h)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(116b 내지 116g)은 상기 워드 라인으로 제공될 수 있다.

상기 제1 및 제2 계단 패턴 구조물들(152, 154)은 일 측벽 부위가 서로 직접 접촉될 수 있다. 상기 제1 및 제2 계단 패턴 구조물들(152, 154)은 각 층의 게이트 라인들(116)의 상기 제2 방향의 단부와 접촉되는 연장 게이트 라인(118a, 118b, 118c, 118d, 118e, 118f, 118g, 118h) 및 상기 연장 게이트 라인(118)의 제1 방향 사이에 배치되는 절연막(106)을 포함할 수 있다. 상기 게이트 라인 구조물(150) 및 상기 게이트 라인 구조물(150)과 접하는 제1 및 제2 계단 패턴 구조물(152, 154)은 실질적으로 하나의 몸체로 형성될 수 있으며, 게이트 구조물(156)로 제공될 수 있다.

상기 제1 및 제2 계단 패턴 구조물(152, 154)에 포함되는 연장 게이트 라인(118) 및 절연막(106)은 상기 제1 방향으로 상부로 갈수록 상기 제2 방향으로의 길이가 감소되는 형상을 가질 수 있다. 즉, 상기 제1 및 제2 계단 패턴 구조물(152, 154)은 상부에 비해 하부의 연장 게이트 라인(118) 및 절연막(106)이 상기 제2 방향으로 더 돌출되는 형상을 가질 수 있다. 따라서, 상기 제1 및 제2 계단 패턴 구조물(152, 154)은 각각 계단 형상을 가질 수 있다.

상기 게이트 라인(116) 및 연장 게이트 라인(118)은 동일한 물질로 형성될 수 있다. 상기 게이트 라인(116) 및 연장 게이트 라인(118)은 예를 들면, 텅스텐과 같은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수 있다. 일부 예시적인 실시예들에 있어서, 상기 게이트 라인(116) 및 연장 게이트 라인(118)은 텅스텐을 포함할 수 있다.

상기 절연막(106)은 실리콘 산화물을 포함할 수 있다.

상기 제1 계단 패턴 구조물(152)의 각 계단층에는 2개의 연장 게이트 라인들(118)이 포함될 수 있다. 그러므로, 상기 제1 계단 패턴 구조물(152)은 상기 게이트 라인(116)의 적층 수의 1/2 개 또는 1/2 + 1개의 계단층이 포함될 수 있다. 예를들어, 상기 게이트 라인(116)이 8층으로 형성된 경우, 상기 제1 계단 패턴 구조물(152)은 4층의 계단층이 포함될 수 있다.

상기 제1 계단 패턴 구조물(152)의 각 계단층의 상부에는 n층 연장 게이트 라인(n은 2 이상의 짝수)이 위치할 수 있다. 즉, 상기 n층 연장 게이트 라인(예를들어, 118b, 118d, 118f, 118h)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제1 콘택 플러그(160a)가 접촉하기 위한 패드 영역이 될 수 있다. 따라서, 짝수층에 형성된 게이트 라인들(116b, 116d, 116f, 116h)은 상기 제1 계단 패턴 구조물(152)의 각 패드 영역과 접촉하는 제1 콘택 플러그(160a)를 통해 전기적 신호가 인가될 수 있다. 상기 각 패드 영역은 절연막에 의해 커버될 수 있다.

상기 제1 계단 패턴 구조물(152)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제2, 제4, 제6 및 제8 패드 영역(142, 144, 146, 148)이라 할 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 계단층에는 2개의 연장 게이트 라인(118)이 포함될 수 있다. 그러므로, 상기 제2 계단 패턴 구조물(154)은 상기 게이트 라인(116)의 적층 수의 1/2 개 또는 1/2 + 1개의 계단층이 포함될 수 있다. 예를들어, 상기 게이트 라인(116)이 8층으로 형성된 경우, 상기 제2 계단 패턴 구조물(154)은 4층의 계단층이 포함될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 계단층의 상부에는 n-1층 연장 게이트 라인(n은 2 이상의 짝수)이 위치할 수 있다. 즉, 상기 n-1층 연장 게이트 라인(예를들어, 118a, 118c, 118e, 118g)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제2 콘택 플러그(160b)가 접촉하기 위한 패드 영역이 될 수 있다. 따라서, 홀수층에 형성된 게이트 라인들(116a, 116c, 116e, 116g)은 상기 제2 계단 패턴 구조물(154)의 각 패드 영역과 접촉하는 제2 콘택 플러그(160a)를 통해 전기적 신호가 인가될 수 있다. 상기 각 패드 영역은 상기 절연막(106)에 의해 커버될 수 있다.

상기 제2 계단 패턴 구조물(154)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제1, 제3, 제5 및 제7 패드 영역(141, 143, 145, 147)이라 할 수 있다.

이와같이, 상기 게이트 라인 구조물(150)은 상기 제1 및 제2 계단 패턴 구조물(152, 154)과 접촉될 수 있다. 상기 제1 및 제2 계단 패턴 구조물(152, 154)은 상기 제3 방향으로 서로 접촉하면서 상기 제2 방향으로 연장될 수 있다. 상기 제1 및 제2 계단 패턴 구조물(152, 154)에 포함되는 제n 및 제 n-1패드 영역들은 단차를 가지면서 상기 제3 방향으로 나란하게 배치될 수 있다.

상기 게이트 라인 구조물(150)은 제3 방향으로 제1 폭(W1)을 가질 수 있다. 또한, 상기 게이트 라인 구조물(150)과 접촉하는 제1 및 제2 계단 패턴 구조물(152, 154)의 상기 제3 방향으로의 폭의 합은 상기 제1 폭(W1)일 수 있다. 즉, 상기 게이트 구조물(156)은 상기 제3 방향으로 상기 제1 폭(W1)을 가질 수 있다.

상기 제2 계단 패턴 구조물(154)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 증가될 수 있다. 예를들어, 상기 제1 패드 영역(141)의 상기 제3 방향의 폭은 상기 제3 패드 영역(143)의 상기 제3 방향의 폭보다 클 수 있다. 또한, 상기 제3 패드 영역(143)의 상기 제3 방향의 폭은 상기 제5 패드 영역(145)의 상기 제3 방향의 폭보다 클 수 있다. 또한, 상기 제5 패드 영역(145)의 상기 제3 방향의 폭은 상기 제7 패드 영역(147)의 상기 제3 방향의 폭보다 클 수 있다.

반면에, 상기 제1 계단 패턴 구조물(152)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 감소될 수 있다. 예를들어, 상기 제2 패드 영역(142)의 상기 제3 방향의 폭이 가장 작고, 상기 제4, 제6 및 제8 패드 영역(144, 146, 148)으로 갈수록 상기 제3 방향의 폭이 증가될 수 있다.

이와같이, 상기 제1 및 제2 계단 패턴 구조물(152, 154)의 각 패드 영역은 각 층별로 상기 제3 방향의 폭이 서로 다를 수 있다.

따라서, 상기 제2 계단 패턴 구조물의 n-1 패드 영역들의 면적은 상부층에서 하부층으로 갈수록 증가될 수 있다. 반면에, 상기 제1 계단 패턴 구조물의 n 패드 영역의 면적은 상부층에서 하부층으로 갈수록 감소될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 패드 영역에서, 상기 제1 및 제2 계단 패턴 구조물(152, 154)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C)는 라운드될 수 있다. 따라서, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 계단 패턴 구조물(152, 154)의 접촉부의 측벽은 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

즉, 상기 제2 계단 패턴 구조물(154)의 각 패드 영역을 평면도에서 볼 때, 상기 제1 및 제2 계단 패턴 구조물(152, 154)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C)는 수직하지 않고 호의 형상을 가질 수 있다.

상기 게이트 라인 구조물(150) 및 제1 및 제2 계단 패턴 구조물(152, 154)을 덮는 층간 절연막(130)이 구비될 수 있다. 상기 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다.

상기 제2 계단 패턴 구조물(154)에서 상기 제1 및 제2 계단 패턴 구조물(152, 154)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C)가 라운드됨으로써, 상기 꼭지점 부위(C)에도 상기 층간 절연막(130)이 용이하게 채워질 수 있다. 그러므로, 상기 꼭지점 부위(C)에 층간 절연막(130)이 채워지지 않는 보이드 불량이 감소될 수 있다.

상기 제1 콘택 플러그들(160a)은 상기 층간 절연막(130)을 관통하여 상기 제1 계단 패턴 구조물(152)의 각 패드 영역의 연장 게이트 라인(예를들어, 118b, 118d, 118f, 118h) 과 각각 접촉할 수 있다.

상기 제2 콘택 플러그들(160b)은 상기 층간 절연막(130)을 관통하여 상기 제2 계단 패턴 구조물(154)의 각 패드 영역의 연장 게이트 라인(예를들어, 118a, 118c, 118e, 118g)과 접촉할 수 있다.

상기 제1 계단 패턴 구조물(152)의 각 패드 영역들은 각 층별로 상기 제3 방향의 폭이 서로 다르므로, 상기 제1 콘택 플러그들(160a)을 상기 각 패드 영역들과 접촉하도록 다양하게 배치시킬 수 있다. 예시적인 실시예에서, 상기 제1 콘택 플러그들(160a)은 평면도에서 볼 때 상기 제2 방향 또는 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 제1 콘택 플러그들(160a)은 각 패드 영역의 중심 부위에 배치될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 패드 영역들은 각 층별로 상기 제3 방향의 폭이 서로 다르므로, 상기 제2 콘택 플러그들(160b)을 상기 각 패드 영역들과 접촉하도록 다양하게 배치시킬 수 있다. 예시적인 실시예에서, 상기 제2 콘택 플러그들(160b)은 평면도에서 볼 때 상기 제2 방향 또는 상기 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 제2 콘택 플러그들(160b)은 각 패드 영역의 중심 부위에 배치될 수 있다.

도 1, 2, 3a 및 3b에서는 설명의 편의를 위해, 게이트 라인들(116)이 총 8개 층으로 배치되는 것으로 도시되었으나, 게이트 라인들(116)은 회로 설계 디자인 및/또는 상기 수직형 메모리 소자의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다.

상기 게이트 구조물(156)은 복수개가 구비될 수 있으며, 상기 제3 방향으로 이격되면서 배치될 수 있다. 상기 게이트 구조물들(156)의 제3 방향 사이에는 상기 제2 방향으로 연장되는 개구부(134)가 포함되며, 상기 개구부(134) 내부에는 절연 패턴(도시안됨)이 구비될 수 있다. 상기 절연 패턴(도시안됨)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.

상기 제3 방향으로 서로 이웃하는 게이트 구조물들(156)은 상기 개구부(134) 중심부에 대해 대칭되는 형상을 가질 수 있다. 즉, 하나의 게이트 구조물(156)은 상기 제3 방향으로 상기 제1 계단 패턴 구조물(152) 및 상기 제2 계단 패턴 구조물(154)의 순서대로 배치되고, 이와 이웃하는 게이트 구조물은 상기 제3 방향으로 상기 제2 계단 패턴 구조물(154) 및 상기 제1 계단 패턴 구조물(152)의 순서대로 배치될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 패드 영역들은 상부층에서 하부층으로 갈수록 개구부(134)와 접하는 모서리부로부터 상기 제3 방향으로의 폭이 점진적으로 증가될 수 있다.

상기 절연 패턴 아래의 기판(100)에는 불순물 영역(도시안됨)이 형성될 수 있다. 상기 불순물 영역은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 소자의 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.

일부 실시예들에 있어서, 절연 패턴을 관통하며 불순물 영역과 전기적으로 연결되는 CSL이 더 형성될 수도 있다.

도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도 및 평면도들이다.

구체적으로, 도 4 내지 7, 9, 11 도 13 내지 15 및 17은 상기 제조 방법을 나타내는 사시도들이다. 도 8, 10, 12, 16 및 18은 상기 제조 방법을 설명하기 위한 평면도들이다. 설명의 편의를 위해, 일부 사시도 및 평면도들에 있어서 절연막들의 도시는 생략되었다.

도 4를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102) 상에 희생막(104a, 104b, 104c, 104d, 104e, 104f, 104g, 104h) 및 절연막(106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h)을 교대로 반복적으로 적층하여 몰드 구조물(107)을 형성할 수 있다.

상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 셀 영역(A)과 패드 영역(B)을 포함할 수 있다.

상기 패드 절연막(102) 및 절연막들(106)은 실리콘 산화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 상기 희생막들(104)은 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.

예시적인 실시예에 있어서, 상기 패드 절연막(102), 희생막(104) 및 절연막(106)은 화학 기상증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 예시적인 실시예에 있어서, 상기 패드 절연막(102)은 상기 기판(100) 상면에 대해 열 산화 또는 라디칼 산화 공정을 수행하여 형성될 수도 있다.

상기 희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL이 형성되는 공간을 제공할 수 있다. 따라서, 상기 절연막들(106) 및 희생막들(104)이 적층 수는 이 후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다.

도 5를 참조하면, 상기 배선 영역(B)의 몰드 구조물(107)의 최상부에 형성된 절연막(106h) 및 희생막(104h)의 일부를 식각하여 단차부(112a)를 형성한다.

구체적으로, 상기 몰드 구조물(107) 상에 사진 공정을 수행하여 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 상기 배선 영역의 몰드 구조물(107)의 상부를 일부 노출할 수 있다.

상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 몰드 구조물(107)의 최상부 한 층의 절연막(106h) 및 희생막(104h)을 식각한다. 따라서, 상기 배선 영역에서 상기 몰드 구조물의 최상부면은 상기 제3 방향으로 단차부(112a)와 비단차부(112b)가 반복될 수 있다. 상기 비단차부(112b)는 상기 절연막(106) 및 희생막(104)이 상기 단차부(112a)에 비해 각각 1층 더 적층된 형상을 가질 수 있다.

예시적인 실시예에서, 상기 단차부(112a) 및 비단차부(112b)는 상기 제3 방향으로 동일한 폭을 가질 수 있다. 일부 실시예에서, 상기 단차부 및 비단차부는 상기 제3 방향으로 서로 다른 폭을 가질 수도 있다.

상기 비단차부(112b)에는 후속 공정들을 통해 제1 계단 패턴 구조물이 형성되고, 상기 단차부(112a)에는 후속 공정들을 통해 제2 계단 패턴 구조물이 형성될 수 있다.

상기 단차부(112a)의 저면은 사각형의 형상을 가질 수 있다. 상기 셀 영역(A)과 이웃하는 상기 단차부(112a) 저면의 사각형의 꼭지점 부위는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 단차부(112a)의 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

상기 단차부(112a)를 형성하는 식각 공정을 수행할 때, 상기 단차부(112a) 저면의 꼭지점 부위에서는 3차원 효과에 의해 식각이 상대적으로 덜 이루어지게 되어 상기 꼭지점 부위가 라운드된 형상을 가질 수 있다. 예시적인 실시예에서, 상기 단차부(112a)를 형성하는 식각 공정에서, 상기 단차부(112a) 저면의 꼭지점 부위의 식각율이 상대적으로 감소되도록 식각 조건을 컨트롤 할 수도 있다.

도 6을 참조하면, 상기 단차부(112a)를 포함하는 상기 몰드 구조물(107) 상에 계단층을 형성하기 위한 제1 포토레지스트 패턴(110a)을 형성한다.

상기 제1 포토레지스트 패턴(110a)은 상기 몰드 구조물(107)에서 상기 배선 영역(B)의 가장자리 부위를 선택적으로 노출하는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 포토레지스트 패턴(110a)의 노출 부위는 상기 제3 방향으로 연장될 수 있다. 또한, 상기 제1 포토레지스트 패턴(110a)의 노출 부위의 상기 제2 방향의 폭은 형성하고자 하는 패드 영역의 제2 방향의 폭과 동일할 수 있다.

도 7 및 도 8을 참조하면, 상기 제1 포토레지스트 패턴(110a)을 식각 마스크로 이용하여 상기 몰드 구조물(107)의 상부의 2층의 절연막들(106h, 106g) 및 2층의 희생막들(104h, 104g)을 식각한다.

도시된 것과 같이, 8층의 절연막 및 8층의 희생막이 번갈아 적층되는 경우, 상기 단차부(112a)에서는 7층 및 6층에 위치한 절연막들(106g, 106f) 및 희생막들(104g, 104f)이 식각되고, 상기 비단차부(104b)에서는 8층 및 7층에 위치한 절연막(106h, 106g) 및 희생막들(104h, 104g)이 식각될 수 있다.

상기 식각 공정에 의해, 3층의 제1 예비 패드부(121) 및 제2 예비 패드부(122)가 각각 형성될 수 있다. 상기 3층의 제2 예비 패드부(122)는 상기 3층 제1 예비 패드부(121)보다 높을 수 있다. 상기 3층의 제1 예비 패드부(121)의 표면은 사각형의 형상을 가질 수 있다. 상기 3층의 제1 예비 패드부(121)의 표면의 사각형에서, 상기 셀 영역과 가까운 꼭지점 부위는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

도 9 및 10을 참조하면, 상기 제1 포토레지스트 패턴(110a)의 표면을 트리밍하여 제2 포토레지스트 패턴(110b)을 형성한다. 상기 제2 포토레지스트 패턴(110b)을 이용하여 상기 몰드 구조물(107)에 노출되는 2층의 절연막(106) 및 2층의 희생막(104)을 식각한다.

구체적으로, 상기 제2 포토레지스트 패턴(110b)은 상기 제1 포토레지스트 패턴(110a)의 제2 방향의 폭보다 좁은 폭을 가질 수 있다. 따라서, 상기 제2 포토레지스트 패턴(110b)에 의한 상기 몰드 구조물(107)의 노출 부위가 증가될 수 있다. 또한, 상기 제2 포토레지스트 패턴(110b)의 높이는 상기 제1 포토레지스트 패턴(110a)의 높이보다 낮을 수 있다.

예시적인 실시예에서, 상기 제2 포토레지스트 패턴(110b)의 노출 부위는 상기 제3 방향으로 연장될 수 있다. 또한, 상기 제2 포토레지스트 패턴(110b)의 노출 부위의 상기 제2 방향의 폭은 형성하고자 하는 각 패드 영역의 제2 방향의 폭의 2배와 동일할 수 있다.

도시된 것과 같이, 8층의 절연막 및 8층의 희생막이 번갈아 적층되는 경우, 상기 단차부(112a)에서는 7층 및 6층에 위치한 절연막들(106g, 106f) 및 희생막들(104g, 104f)이 식각되고, 상기 비단차부(104b)에서는 8층 및 7층에 위치한 절연막(106h, 106g) 및 희생막들(104h, 104g)이 식각될 수 있다. 따라서, 3층의 제3 및 제4 예비 패드부(123, 124)들이 각각 형성될 수 있다.

또한, 상기 3층의 제1 예비 패드부(121)에서는 그 하부의 5층 및 4층의 절연막들 및 희생막들이 식각되고, 상기 3층의 제2 예비 패드부(122)에서는 그 하부의 6층 및 5층의 절연막들 및 희생막들이 추가적으로 식각됨으로써 2층의 제1 및 제2 예비 패드부(121a, 122a)가 각각 형성될 수 있다.

또한, 상기 2층의 제2 예비 패드부(122a)는 상기 2층의 제1 예비 패드부(121a)보다 높을 수 있다. 상기 3층 제4 예비 패드부(124) 상기 3층 제3 예비 패드부(123)보다 높을 수 있다.

상기 3층의 제3 예비 패드부(123) 및 2층의 제1 예비 패드부(121a) 표면은 사각형 형상을 가질 수 있다. 또한, 상기 3층의 제3 예비 패드부(123) 및 2층의 제1 예비 패드부(121a)의 사각형에서, 상기 셀 영역과 가까운 꼭지점 부위는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

상기 3층의 제3 및 제4 예비 패드부들(123, 124)은 총 2회의 식각 공정을 통해 형성된 것이고, 상기 2층의 제1 및 제2 예비 패드부들(121a, 122a)은 총 3회의 식각 공정을 통해 형성된 것이다. 이와같이, 상기 3층의 제3 및 제4 예비 패드부들(123, 124)와 상기 2층의 제1 및 제2 예비 패드부들(121a, 122a)은 서로 다른 횟수로 식각 공정이 수행되어 형성되기 때문에, 상기 각 예비 패드부들(121a, 122a, 123, 124)의 제3 방향의 상부폭이 동일하지 않을 수 있다.

구체적으로, 상기 2층의 제1 예비 패드부(121a)는 상기 3층의 제3 예비 패드부(123)보다 더 많은 횟수의 식각 공정이 수행되었으므로, 상기 2층의 제1 예비 패드부(121a)는 상기 3층의 제3 예비 패드부(123)보다 상기 제3 방향으로의 상부 폭이 더 넓을 수 있다. 상기 2층의 제1 예비 패드부(121a)의 제3 방향으로의 폭이 증가됨에 따라, 상기 2층의 제2 예비 패드부(122a)의 제3 방향으로의 폭은 감소될 수 있다.

도 11 및 도 12를 참조하면, 상기 제2 포토레지스트 패턴(110b)의 표면을 트리밍하여 제3 포토레지스트 패턴(110c)을 형성한다. 상기 제3 포토레지스트 패턴(110c)을 이용하여 상기 노출된 몰드 구조물(107)의 2층의 절연막들 및 2층의 희생막들을 식각한다.

구체적으로, 상기 제3 포토레지스트 패턴(110c)은 상기 제2 포토레지스트 패턴(110b)의 제2 방향으로의 폭보다 좁은 폭을 가질 수 있다. 따라서, 상기 제3 포토레지스트 패턴(110c)에 의한 상기 몰드 구조물(107)의 노출 부위가 증가될 수 있다. 또한, 상기 제3 포토레지스트 패턴(110c)의 높이는 상기 제2 포토레지스트 패턴(110b)의 높이보다 낮을 수 있다.

예시적인 실시예에서, 상기 제3 포토레지스트 패턴(110c)의 노출 부위는 상기 제3 방향으로 연장될 수 있다. 또한, 상기 제3 포토레지스트 패턴(110c)의 노출 부위의 상기 제2 방향의 폭은 형성하고자 하는 각 패드 영역의 제2 방향의 폭의 3배와 동일할 수 있다.

도시된 것과 같이, 8층의 절연막 및 8층의 희생막이 번갈아 적층되는 경우, 상기 단차부(112a)에서는 7층 및 6층에 위치한 절연막들(106g, 106f) 및 희생막들(104g, 104f)이 식각되고, 상기 비단차부(112b)에서는 8층 및 7층에 위치한 절연막(106h, 106g) 및 희생막들(104h, 104g)이 식각될 수 있다. 따라서, 3층의 제5 및 제6 예비 패드부(125, 126)들이 각각 형성될 수 있다.

상기 3층의 제3 예비 패드부들(123)에서는 그 하부의 5층 및 4층의 절연막들 및 희생막들이 각각 식각되고, 상기 3층의 제4 예비 패드부들(124)에서는 그 하부의 6층 및 5층의 절연막들 및 희생막들이 각각 식각될 수 있다. 따라서, 2층의 제3 및 제4 예비 패드부들(123a, 124a)이 각각 형성될 수 있다.

또한, 상기 2층의 제1 예비 패드부(121a)에서는 그 하부의 3층 및 2층의 절연막들 및 희생막들이 각각 식각되고, 상기 2층의 제2 예비 패드부(122a)에서는 그 하부의 제4 및 제3층의 절연막들 및 희생막들이 각각 식각될 수 있다. 따라서, 1층의 제1 및 제2 예비 패드부들(121b, 122b)이 각각 형성될 수 있다.

이 후, 상기 제3 포토레지스트 패턴(110c)을 제거한다. 상기 제3 포토레지스트 패턴(110c)이 제거된 부위의 상기 단차부 및 비단차부 부위는 4층의 제7 및 제8 예비 패드부(127, 138)로 각각 제공될 수 있다.

이와같이, 상기 제1 내지 제8 예비 패드부(121b, 122b, 123a, 124a, 125, 126, 127, 128)는 각각 서로 다른 높이의 상부면을 가질 수 있으며, 상기 제1 예비 패드부(121b)로부터 제8 예비 패드부(128)로 갈수록 표면의 높이가 더 높을 수 있다.

상기 제5 예비 패드부(125), 제3 예비 패드부(123a) 및 제1 예비 패드부(121b)의 표면은 사각형 형상을 가질 수 있다. 상기 제1, 제3 및 제5 예비 패드부(121b, 123a, 125) 표면의 사각형에서 상기 셀 영역과 가까운 꼭지점 부위는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위(A)에서 상기 제1 방향으로 상부로 연장되는 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

상기 각 예비 패드부들은 서로 다른 횟수로 식각 공정이 수행되어 형성되기 때문에, 상기 각 예비 패드부의 제3 방향의 상부폭이 동일하지 않을 수 있다.

상기 단차부로부터 형성된 제1, 제3, 제5 및 제7 예비 패드부들(121b, 123a, 125, 127)은 상기 식각 공정의 횟수가 증가될수록 상기 제3 방향으로 상부폭이 증가될 수 있다. 따라서, 상기 제1 예비 패드부(121b)는 상기 제3 방향으로 상부폭이 가장 넓고, 상기 제3, 제5 및 제7 예비 패드부(123a, 125, 127)로 갈수록 상기 제3 방향으로 상부폭이 점진적으로 감소될 수 있다. 반면에, 상기 제2 예비 패드부(122b)는 상기 제3 방향으로 상부폭이 가장 좁고, 상기 제4, 제6 및 제8 예비 패드부(124a, 126, 128)로 갈수록 상기 제3 방향으로 상부폭이 점진적으로 증가될 수 있다.

이에따라, 제1 내지 제8 예비 패드부들(121b, 122b, 123a, 124a, 125, 126, 127, 128) 이 포함되는 예비 계단형 몰드 구조물(107a)이 형성될 수 있다.

도 13을 참조하면, 상기 예비 계단형 몰드 구조물(107a)을 덮는 층간 절연막(130)을 형성한다.

예시적인 실시예들에 있어서, 상기 층간 절연막(130)은 상기 예비 계단형 몰드 구조물(107a)을 전체적으로 커버할 수 있다. 일부 실시예들에 있어서, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 상기 층간 절연막(130)의 상부를 평탄화할 수도 있다.

상기 예비 계단형 몰드 구조물(107a)에서 상기 제1, 제3, 제5 및 제7 예비 패드부(121b, 123a, 125, 127) 부위는 각각 상기 제2, 제4, 제6 및 제8 패드부(122b, 124a, 126, 128)와의 단차로 인해 상기 층간 절연막(130)에 보이드가 생길 수 있다. 특히, 제1, 제3, 제5 및 제7 예비 패드부(121b, 123a, 125, 127)부위의 각 꼭지점 부위에서 보이드가 생길 수 있다.

그러나, 상기 꼭지점 부위의 측벽은 수직하게 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가지므로, 상기 부위에서 상기 층간 절연막(130)이 보다 용이하게 채워질 수 있다. 따라서, 상기 층간 절연막(130)의 보이드 발생을 감소시킬 수 있다.

도 14를 참조하면, 상기 셀 영역에서 상기 층간 절연막(130) 및 예비 계단형 몰드 구조물(107a)을 관통하는 채널 홀(131)을 형성할 수 있다. 상기 각 채널 홀(131) 내부에 수직 채널 구조물(132)을 형성할 수 있다.

구체적으로, 상기 층간 절연막(130) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 층간 절연막(130) 및 예비 계단형 몰드 구조물(107a)을 식각하여 채널 홀(131)을 형성할 수 있다. 상기 채널 홀(131)에 의해 기판(100)의 상기 상면이 노출될 수 있다. 상기 채널 홀(131) 형성 후, 상기 하드 마스크는 제거될 수 있다.

상기 수직 채널 구조물(132)은 도 3a 및 3b를 참조하면, 채널(172), 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(174) 및 매립 절연 패턴(176)을 포함할 수 있다. 예시적인 실시예에서, 상기 채널 홀(131) 저면의 기판과 상기 수직 채널 구조물(132)사이에 반도체 패턴(170)을 형성할 수도 있다.

상기 반도체 패턴(170)은 채널 홀(131)의 저부를 채우며, 채널 홀(131)에 의해 노출된 기판(100)의 상기 상면을 시드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 일부 실시예들에 있어서, 채널 홀(131)의 상기 저부를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴을 형성할 수도 있다.

상기 채널 홀(131)의 측벽, 반도체 패턴(170)의 상면 및 층간 절연막 상면을 따라 블록킹 유전막, 전하 저장막 및 터널 절연막을 형성하고, 이들을 에치백하여 상기 채널 홀(131)의 측벽 상에 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 구조물(174)을 형성할 수 있다.

이 후, 상기 터널 절연막, 반도체 패턴(170) 및 층간 절연막(130) 상에 채널막을 형성하고, 채널 홀(131)의 나머지 부분을 충분히 채우는 매립 절연막을 형성한다. 다음에, 상기 층간 절연막의 상면이 노출될 때까지 상기 채널막 및 매립 절연막의 상부를 평탄화 할 수 있다. 상술한 공정에 의해, 반도체 패턴(170) 상에 수직 채널 구조물(132)을 형성할 수 있다.

상기 블록킹 유전막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.

상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 매립 절연막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 매립 절연막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.

일부 실시예들에 있어서, 상기 매립 절연막의 형성이 생략될 수 있으며, 이 경우 채널(172)은 필라 형상으로 형성되어 채널 홀(131)의 나머지 부분을 채울 수 있다.

이 후, 채널 홀(131)의 상부를 캡핑하는 패드 패턴(178)을 형성할 수 있다. 예를들면, 상기 수직 채널 구조물(132)의 상부를 에치-백(etch-back) 공정을 통해 제거하여 리세스하고, 상기 리세스를 채우는 패드 패턴(178)을 형성할 수 있다. 상기 패드 패턴(178)은 폴리실리콘을 포함할 수 있다.

도 15 및 16을 참조하면, 상기 층간 절연막, 예비 계단형 몰드 구조물(107a) 및 패드 절연막(102)을 식각하여, 상기 예비 계단형 몰드 구조물(107a)을 절단하는 개구부(134)를 형성한다. 상기 개구부(134)는 상기 예비 계단형 몰드 구조물(107a)에서 상기 각 층의 예비 패드부들의 제3 방향의 중심부를 커팅하면서 상기 제2 방향으로 연장될 수 있다. 편의상 도 15 및 16에는 층간 절연막을 생략하였다.

구체적으로, 상기 층간 절연막 상에 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막, 예비 계단형 몰드 구조물 및 패드 절연막을 식각하여 상기 개구부(134)를 형성한다.

상기 개구부(134)가 형성됨에 따라, 상기 각 층 예비 패드부는 절단되어 각 층 패드부가 형성될 수 있다. 또한, 상기 예비 계단형 몰드 구조물(107a)은 각 층 패드부를 포함하는 복수의 계단형 몰드 구조물들(107b)로 형성될 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 상기 계단형 몰드 구조물(107b)은 상기 배선 영역에 제1 내지 제8 패드부들(121c, 122c, 123b, 124b, 125a, 126a, 127a, 128a)을 포함할 수 있다. 상기 계단형 몰드 구조물들(107b)은 상기 제2 방향으로 연장되고, 상기 제3 방향으로 배열될 수 있다.

상기 제3 방향으로 서로 이웃하는 상기 계단형 몰드 구조물(107b)은 상기 개구부(134) 중심부에 대해 대칭되는 형상을 가질 수 있다. 예를들어, 하나의 계단형 몰드 구조물(107b)은 제3 방향으로 우측에 상기 제1, 제3, 제5 및 제7 패드부들(121c, 123b, 125a, 127a)이 형성되고, 이와 이웃하는 계단형 몰드 구조물은 상기 제3 방향으로 좌측에 상기 제1, 제3, 제5 및 제7 패드부들(121c, 123b, 125a, 127a)이 형성될 수 있다.

상기 계단형 몰드 구조물(107b)에서, 상기 상부층으로부터 하부층으로 갈수록 상기 n-1층 (n은 2 이상 짝수) 패드부의 제3 방향의 폭이 증가될 수 있다. 반면에, 상기 상부층으로부터 하부층으로 갈수록 상기 n층 (n은 2 이상 짝수) 패드부의 제3 방향의 폭이 감소될 수 있다.

상기 계단형 몰드 구조물(107b)에서, 상기 각 층의 n-1층 패드부에서, 상기 n-1층 패드부와 n층 패드부가 서로 제3 방향으로 접하는 부위의 꼭지점 부위는 라운드될 수 있다.

도 17을 참조하면, 상기 개구부(134)에 의해 측벽이 노출된 희생막 패턴들(104)을 제거하여 갭(도시안됨)을 형성한다. 상기 갭 내부에 도전 물질을 형성하여 게이트 라인 구조물(150) 및 제1 및 제2 계단 구조물(152, 154)을 형성한다.

예시적인 실시예들에 따르면, 상기 희생막 패턴들(104)은 실리콘 산화물에 대해 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다. 상기 희생막 패턴들(104)이 제거됨에 따라, 각 층의 절연막들(106) 사이에 상기 갭이 형성될 수 있다. 상기 갭에 의해 상기 블록킹 유전막이 일부 노출될 수 있다. 일부 실시예들에 있어서, 최하층의 갭을 통해 반도체 패턴의 측벽이 노출될 수 있다.

상기 갭들을 실질적으로 완전히 채우며, 개구부(134)를 적어도 부분적으로 함께 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 제1 도전막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 제1 도전막은 텅스텐을 포함하도록 형성될 수 있다.

일 실시예에 따르면, 상기 제1 도전막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 제1 도전막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.

일 실시예에 있어서, 상기 제1 도전막을 형성하기 전에 상기 갭의 내벽들 상에 예를 들면, 금속 산화물을 포함하는 추가 블록킹막(도시되지 않음)을 더 형성할 수도 있다.

상기 개구부(134)의 내부 및 기판(100)의 상기 상면 상에 형성된 상기 제1 도전막 부분을 예를 들면, 등방성 식각 공정을 통해 식각함으로써 상기 갭들 내부에 도전막 패턴들을 형성할 수 있다.

상기 도전막 패턴들은 게이트 라인(116a, 116b, 116c, 116d, 116e, 116f, 116g, 116h) 및 연장 게이트 라인(118a, 118b, 118c, 118d, 118e, 118f, 118g, 118h) 으로 제공될 수 있다. 상기 도전막 패턴들의 제1 방향 사이에는 각각 절연막(104)이 구비될 수 있다.

따라서, 상기 셀 영역의 기판(100) 상에는 게이트 라인(116) 및 절연막(104)이 적층되는 게이트 라인 구조물(150)이 형성될 수 있다. 상기 배선 영역의 기판(100) 상에는 각 층의 게이트 라인(116)의 상기 제2 방향의 단부와 접촉되는 연장 게이트 라인(118) 및 절연막(104)이 번갈아 적층되는 구조를 갖는 제1 및 제2 계단 패턴 구조물(152, 154)이 형성될 수 있다. 상기 게이트 라인 구조물(150) 및 상기 게이트 라인 구조물(150)과 접하는 제1 및 제2 계단 패턴 구조물(152, 154)은 실질적으로 하나의 몸체로 형성될 수 있으며, 게이트 구조물(156)로 제공될 수 있다.

상기 게이트 라인들(116)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(116a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(116h)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(예를 들면, 116b 내지 116g)은 상기 워드 라인으로 제공될 수 있다.

상기 제1 계단 패턴 구조물(152)의 각 계단층에는 2개의 연장 게이트 라인(118)이 포함될 수 있다. 상기 제1 계단 패턴 구조물(152)의 각 계단층의 상부에는 n층 연장 게이트 라인(n은 2 이상의 짝수)이 위치할 수 있다. 즉, 상기 n층 연장 게이트 라인(예를들어, 118b, 118d, 118f, 118h)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제1 콘택 플러그가 접촉하기 위한 패드 영역이 될 수 있다. 예를들어, 상기 제1 계단 패턴 구조물(152)에서 하부로부터 상부층에 형성되는 패드 영역들은 순서대로 제2, 제4, 제6 및 제8 패드 영역(142, 144, 146, 148)이 될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 계단층에는 2개의 연장 게이트 라인(118)이 포함될 수 있다. 상기 제2 계단 패턴 구조물(154)의 각 계단층에는 n-1층 연장 게이트 라인(n은 2 이상의 짝수)이 상부에 위치할 수 있다. 즉, 상기 n-1층 연장 게이트 라인(예를들어, 118a, 118c, 118e, 118g)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제2 콘택 플러그가 접촉하기 위한 패드 영역이 될 수 있다. 예를들어, 상기 제2 계단 패턴 구조물(154)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제1, 제3, 제5 및 제7 패드 영역(141, 143, 145, 147)이라 할 수 있다.

이와같이, 상기 게이트 라인 구조물(150)은 상기 제1 및 제2 계단 패턴 구조물(152, 154)과 접촉될 수 있다. 상기 제1 및 제2 계단 패턴 구조물들(152, 154)은 서로 상기 제3 방향으로 접촉할 수 있다. 상기 제1 및 제2 계단 패턴 구조물(152, 154)이 접촉된 구조물은 상기 게이트 라인 구조물(150)의 단부로부터 상기 제2 방향으로 계속 연장될 수 있다.

상기 게이트 라인 구조물(150)은 제3 방향으로 제1 폭(W1)을 가질 수 있다. 또한, 상기 게이트 라인 구조물(150)과 접촉된 상기 제1 및 제2 계단 패턴 구조물(152, 154)의 상기 제3 방향으로의 폭의 합은 상기 제1 폭(W1)일 수 있다. 즉, 상기 게이트 구조물(156)은 상기 제3 방향으로 상기 제1 폭(W1)을 가질 수 있다.

상기 제2 계단 패턴 구조물(154)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 증가될 수 있다. 반면에, 상기 제1 계단 패턴 구조물(152)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 감소될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 패드 영역에서, 상기 제1 및 제2 계단 패턴 구조물(152, 154)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(A)는 라운드될 수 있다. 따라서, 상기 꼭지점 부위(A)에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 계단 패턴 구조물(152, 154)의 접촉부의 측벽은 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

도 18을 참조하면, 이온 주입 공정을 수행하여 개구부(134)를 통해 노출된 기판(100) 상부에 불순물 영역(도시안됨)을 형성할 수 있다. 상기 불순물 영역 상에는 개구부(134)를 채우는 절연 패턴(도시안됨)을 형성할 수 있다. 상기 층간 절연막을 관통하여, 각 패드 영역의 연장 게이트 라인들(118)의 상부면과 접촉하는 제1 및 제2 콘택 플러그들(160a, 160b)을 형성할 수 있다.

상기 불순물 영역은 상기 제2 방향으로 연장되고, 수직 메모리 소자의 CSL로 제공될 수 있다. 상기 절연 패턴은 실리콘 산화물과 같은 절연 물질을 개구부(134) 내에 충진함으로써 형성될 수 있다.

예시적인 실시예에서, 상기 개구부(134) 측벽에 절연 패턴을 형성하고, 상기 개구부(134) 내부에 도전 물질을 형성하여, 상기 불순물 영역과 접촉하는 CSL(도시안됨)을 형성할 수도 있다.

상기 제1 및 제2 콘택 플러그들(160a, 160b)을 형성하기 위하여, 상기 층간 절연막 및 절연 패턴 상에 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 식각함으로써 상기 각 패드 영역들의 연장 게이트 라인(118)의 상부면을 노출하는 콘택홀들을 형성한다. 상기 콘택홀들을 각각 채우는 도전막을 형성하고, 상기 층간 절연막의 상부면이 노출되도록 상기 도전막의 상부를 평탄화한다. 따라서, 상기 제1 계단 패턴 구조물(152)의 각 패드 영역에는 제1 콘택 플러그들(160a)이 형성될 수 있고, 상기 제2 계단 패턴 구조물(154)의 각 패드 영역에는 제2 콘택 플러그들(160b)이 형성될 수 있다.

상기 제2 계단 패턴 구조물(154)의 각 패드 영역들은 각 층별로 상기 제3 방향의 폭이 서로 다르므로, 상기 제2 콘택 플러그들(160b)을 상기 각 패드 영역들과 접촉하도록 다양하게 배치시킬 수 있다. 예시적인 실시예에서, 상기 제2 콘택 플러그들(160b)은 평면도에서 볼 때 상기 제2 방향 또는 상기 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 제2 콘택 플러그들(160b)은 각 패드 영역의 중심 부위에 배치될 수 있다.

예시적인 실시예에서, 상기 제1 콘택 플러그들(160a)은 평면도에서 볼 때 상기 제2 방향 또는 상기 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 제1 콘택 플러그들(160a)은 각 패드 영역들의 중심 부위에 배치될 수 있다.

도 19 및 20은 예시적인 실시예들에 따른 수직형 메모리 소자의 사시도 및 평면도이다. 도 19에 도시된 수직형 메모리 소자는 SSL의 형상을 제외하고는 도 1, 2, 3a 및 3b에 도시된 수직형 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다. 도 19에는 일부 층간 절연막 및 콘택 플러그들이 생략되었다.

도 19 및 20을 참조하면, 도 1, 2, 3a 및 3b를 참조로 설명한 바와 같이, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(132)이 구비된다. 상기 수직 채널 구조물(132)을 감싸면서 상기 제1 방향으로 적층되고, 게이트 라인 구조물(150), 제1 계단 패턴 구조물(152) 및 제2 계단 패턴 구조물(154)을 포함하는 게이트 구조물(156)이 구비될 수 있다.

상기 게이트 구조물(156)에 포함되는 게이트 라인들(116)은 GSL 및 워드 라인을 포함할 수 있다. 상기 게이트 구조물(156) 상에 SSL(119a, 119b)이 더 구비될 수 있다.

예시적인 실시예들에 따르면, 상기 게이트 구조물(156) 상에는 제1 SSL(119a)및 제2 SSL(119b)이 순차적으로 적층될 수 있다. 상기 제1 및 제2 SSL들(119a, 119b)의 제1 방향의 사이 및 상기 제2 SSL라인(119b) 상에는 절연막(104)이 구비될 수 있다.

상기 제1 및 제2 SSL(119a, 119b)은 상기 게이트 구조물(156) 상에서 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 및 제2 SSL(119a, 119b)은 상기 제3 방향으로 상기 게이트 구조물(156)과 동일한 제1 폭을 가질 수 있다.

상기 제1 SSL(119a)의 상기 제2 방향의 단부는 상기 제1 계단 패턴 구조물(152)에 포함되는 최상층의 연장 게이트 라인(118h)의 제2 방향의 단부보다 상기 셀 영역에 더 가까울 수 있다. 따라서, 상기 제1 SSL라인(119a) 외측으로 상기 제1 계단 패턴 구조물(152)의 최상층의 패드 영역이 노출될 수 있다.

상기 제2 SSL(119b)은 상기 제1 SSL(119a)보다 상기 제2 방향으로의 길이가 짧을 수 있다. 따라서, 상기 제2 SSL(119b) 외측으로 상기 제1 SSL (119a)의 제2 방향 가장자리 부위가 노출될 수 있다.

상기 제1 및 제2 SSL들(119a, 119b)은 상기 게이트 라인(116) 및 연장 게이트 라인(118)과 실질적으로 동일한 물질을 포함할 수 있다.

이와같이, 상기 제1 및 제2 SSL들(119a, 119b)의 상기 제2 방향의 단부는 상기 제1 및 제2 계단 패턴 구조물(152, 154)에 포함되는 연장 게이트 라인들(118)과 다른 형상을 가질 수 있다.

상기 수직 채널 구조물(132), 게이트 구조물(156) 및 제1 및 제2 SSL 들(119a, 119b)을 덮는 층간 절연막이 구비될 수 있다.

상기 층간 절연막을 관통하여 상기 제1 계단 패턴 구조물(152)의 각 패드 영역의 연장 게이트 라인(118)과 접촉하는 제1 콘택 플러그들(160a)이 구비될 수 있다. 또한, 상기 제2 계단 패턴 구조물(154)의 각 패드 영역의 연장 게이트 라인(118)과 접촉하는 제2 콘택 플러그들(160b)이 구비될 수 있다. 상기 층간 절연막을 관통하여 상기 제1 및 제2 SSL들(119a, 119b) 상부면에 각각 접촉되는 제3 콘택 플러그들(160c)이 구비될 수 있다.

도 21은 도 19 및 20에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.

도 19 및 도 20에 도시된 수직형 메모리 소자의 제조에서 도 4 내지 도 18을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 포함할 수 있다.

도 21을 참조하면, 기판(100) 상에 패드 절연막(102)을 형성하고, 상기 패드 절연막(102) 상에 희생막(104) 및 절연막(106)을 교대로 반복 적층하여 몰드 구조물을 형성할 수 있다. 상기 몰드 구조물의 최상부에는 SSL으로 형성되기 위한 희생막이 형성될 수 있다.

상기 배선 영역에서, 상기 SSL로 형성되기 위한 최상부 희생막들 및 상기 절연막을 식각하여 예비 SSL 몰드 패턴(107c)을 형성한다.

또한, 상기 SSL 몰드 패턴(107c) 아래에 형성된 절연막 및 희생막의 일부를 식각하여 단차부(112a)를 형성한다.

구체적으로, 상기 몰드 구조물 상에 사진 공정을 수행하여 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 상기 배선 영역에 위치하는 몰드 구조물에서 SSL로 형성되기 위한 희생막들을 노출하는 형상을 가질 수 있다.

상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 몰드 구조물에서 SSL로 형성되기 위한 희생막들을 식각한다. 예시적인 실시예에서, 상기 SSL이 제1 및 제2 SSL을 포함하는 경우, 최상부 2층의 절연막들 및 희생막들을 식각할 수 있다. 이 후, 상기 제1 포토레지스트 패턴의 표면을 트리밍하여 상기 제2 방향으로의 길이를 감소시킨다. 다음에, 트리밍된 제1 포토레지스트 패턴을 이용하여 최상부 1층의 절연막 및 희생막을 제거한다. 따라서, 상기 SSL을 형성하기 위한 계단 형상을 갖는 예비 SSL 몰드 패턴(107c)이 형성된다.

상기 예비 SSL 몰드 패턴(107c)이 형성된 몰드 구조물 상에 단차부 및 비단차부를 형성하기 위한 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 예비 SSL 몰드 패턴(107c)의 아래에 노출되는 몰드 구조물의 상부를 일부 노출할 수 있다.

상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 노출된 몰드 구조물의 최상부 한 층의 절연막(106) 및 희생막(104)을 식각한다. 따라서, 상기 배선 영역의 상기 몰드 구조물 상에는 상기 제3 방향으로 단차부(112a)와 비단차부(112b)가 반복될 수 있다.

이 후, 도 6 내지 도 16을 참조로 설명한 공정을 동일하게 수행할 수 있다. 따라서, 최상부에 SSL 몰드 패턴을 포함하는 계단형 몰드 구조물을 형성할 수 있다.

또한, 도 17 및 도 18을 참조로 설명한 공정을 수행하여 상기 계단형 몰드 구조물의 희생막들을 도전막 패턴으로 대체할 수 있다. 따라서, 도 19에 도시된 것과 같이, 게이트 라인 구조물(150) 및 제1 및 제2 계단 패턴 구조물(152, 154)을 포함하는 게이트 구조물(156)을 형성할 수 있다. 또한, 상기 게이트 구조물(156) 상에 제1 및 제2 SSL들(119a, 119b)을 형성할 수 있다.

상기 제1 및 제2 계단 패턴 구조물(152, 154)의 각 패드 영역에 제1 및 제2 콘택 플러그들(160a, 160b)을 각각 형성한다. 또한, 상기 제1 및 제2 SSL들(119a, 119b)과 각각 접촉하는 제3 콘택 플러그들(160c)을 형성한다.

상기 공정들을 수행하면, 상기 SSL들과 하부의 게이트 구조물이 서로 다른 계단 형상을 갖는 수직형 메모리 소자를 제조할 수 있다.

도 22, 23a, 23b 및 23c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도 및 단면도들이다. 도 23a, 23b 및 23c는 각각 도 22의 I-I', II-II' 및 III-III'를 부위를 절단한 것을 나타낸다.

도 22, 23a, 23b 및 23c를 참조하면, 메모리 셀들이 형성되는 셀 영역(A)과 상기 셀들을 연결하기 위한 배선들이 형성되는 배선 영역(B)을 포함하는 기판이 마련된다. 상기 배선 영역(B)은 상기 셀 영역(A)의 양 측 가장자리 부위에 위치할 수 있다.

상기 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(132)이 구비된다. 상기 수직 채널 구조물(132)을 감싸며 상기 제1 방향을 따라 적층되는 게이트 라인들(116a, 116b, 116c, 116d, 116e, 116f, 116g, 116h, 116i)을 포함하는 게이트 라인 구조물(250)이 구비된다. 상기 게이트 라인들(116)은 상기 제2 방향으로 연장된다. 상기 게이트 라인 구조물(250)의 제2 방향의 단부와 접촉하여 제1 내지 제3 계단 패턴 구조물(252, 254, 256)이 포함된다. 상기 게이트 라인 구조물(250) 및 수직 채널 구조물(132)은 상기 셀 영역에 위치하고, 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 상기 배선 영역에 위치할 수 있다.

상기 수직 채널 구조물(132)은 채널, 터널 절연막, 전하 저장막, 블록킹 유전막 및 매립 절연 패턴을 포함할 수 있다. 상기 수직 채널 구조물(132)은 상기 게이트 라인 구조물을 관통하며 상기 제1 방향으로 연장될 수 있다.

상기 게이트 라인 구조물(250)은 게이트 라인(116a, 116b, 116c, 116d, 116e, 116f, 116g, 116h, 116i) 및 절연막(106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h, 106i)이 번갈아 적층되는 구조를 가질 수 있다.

상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 각 층의 게이트 라인(116)의 상기 제2 방향의 단부와 접촉되는 연장 게이트 라인(118) 및 상기 연장 게이트 라인(118)의 제1 방향 사이에 개재되는 절연막(106)을 포함할 수 있다. 상기 게이트 라인 구조물(250) 및 상기 게이트 라인 구조물(250)과 접하는 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 실질적으로 하나의 몸체로 형성될 수 있으며, 게이트 구조물(258)로 제공될 수 있다.

상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)에 포함되는 연장 게이트 라인(118) 및 절연막(106)은 상기 제1 방향으로 상부로 갈수록 상기 제2 방향으로의 길이가 감소되는 형상을 가질 수 있다. 즉, 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 상부에 비해 하부의 연장 게이트 라인(118) 및 절연막(106)이 상기 제2 방향으로 더 돌출되는 형상을 가질 수 있다. 따라서, 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 계단층을 형성할 수 있다.

상기 각각의 제1 내지 제3 계단 패턴 구조물(252, 254, 256)의 각 계단층에는 3개의 연장 게이트 라인(118)이 포함될 수 있다. 그러므로, 상기 각각의 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 상기 게이트 라인(116)의 적층 수의 1/3개, 1/3 + 1개 또는 1/3 +2개의 계단층이 포함될 수 있다. 예를들어, 상기 게이트 라인(116)이 9층으로 적층된 경우, 상기 각각의 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 각각 3층의 계단층을 포함할 수 있다.

상기 제1 계단 패턴 구조물(252)의 각 계단층의 상부에는 m층 연장 게이트 라인(m은 3의 배수)이 위치할 수 있다. 즉, 상기 m층 연장 게이트 라인(예를들어,118c, 118f, 118i)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제1 콘택 플러그(260a)가 접촉되는 패드 영역이 될 수 있다. 따라서, 상기 m층에 형성된 게이트 라인들(예를들어, 116c, 116f,116i)은 상기 제1 계단 패턴 구조물(252)의 각 패드 영역에 형성된 제1 콘택 플러그(260a)를 통해 전기적 신호가 인가될 수 있다. 상기 각 패드 영역은 절연막에 의해 커버될 수 있다. 상기 제1 계단 패턴 구조물(252)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제3, 제6 및 제9 패드 영역(243, 246, 249)이라 할 수 있다.

상기 제2 계단 패턴 구조물(254)의 각 계단층의 상부에는 m-1층 연장 게이트 라인(m은 3의 배수)이 위치할 수 있다. 즉, 상기 m-1층 연장 게이트 라인(예를들어,118b, 118e, 118h)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제2 콘택 플러그(260b)가 접촉되는 패드 영역이 될 수 있다. 따라서, 상기 m-1층에 형성된 게이트 라인들(예를들어, 116b, 116e, 116h)은 상기 제2 계단 패턴 구조물(254)의 각 패드 영역에 형성된 제2 콘택 플러그(260b)를 통해 전기적 신호가 인가될 수 있다. 상기 각 패드 영역은 절연막(106)에 의해 커버될 수 있다. 상기 제2 계단 패턴 구조물(204)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제2, 제5 및 제8 패드 영역(242, 245, 248)이라 할 수 있다.

상기 제3 계단 패턴 구조물(256)의 각 계단층의 상부에는 m-2층 연장 게이트 라인(m은 3의 배수)이 위치할 수 있다. 즉, 상기 m-2층 연장 게이트 라인(예를들어,118a, 118d, 118g)의 상부면에서 상기 제2 방향으로 돌출된 부위는 제3 콘택 플러그(260c)가 접촉하기 위한 패드 영역이 될 수 있다. 따라서, 상기 m-2층에 형성된 게이트 라인들(예를들어,116a, 116d, 116g)은 상기 제3 계단 패턴 구조물(256)의 각 패드 영역에 형성된 제3 콘택 플러그(260c)를 통해 전기적 신호가 인가될 수 있다. 상기 각 패드 영역은 절연막(106)에 의해 커버될 수 있다. 상기 제3 계단 패턴 구조물(256)에서 하부로부터 상부층에 형성되는 패드 영역을 순서대로 제1, 제4, 및 제7 패드 영역(241, 244, 247)이라 할 수 있다.

이와같이, 상기 게이트 라인 구조물(250)은 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)과 접촉될 수 있다. 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)은 상기 제3 방향으로 서로 차례로 접촉하면서 상기 제2 방향으로 연장될 수 있다. 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)에 포함되는 제m, 제m-1 및 m-2 패드 영역들은 단차를 가지면서 상기 제3 방향으로 나란하게 배치될 수 있다.

상기 게이트 라인 구조물(250)은 제3 방향으로 제1 폭을 가질 수 있다. 또한, 상기 게이트 라인 구조물(250)과 접촉하는 제1 내지 제3 계단 패턴 구조물(252, 254, 256)의 상기 제3 방향으로의 폭의 합은 상기 제1 폭일 수 있다. 즉, 상기 게이트 구조물(258)은 상기 제3 방향으로 상기 제1 폭을 가질 수 있다.

상기 제3 계단 패턴 구조물(256)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 증가될 수 있다. 예를들어, 상기 제1 패드 영역(241)의 상기 제3 방향의 폭은 상기 제4 패드 영역(244)의 상기 제3 방향의 폭보다 클 수 있다. 또한, 상기 제4 패드 영역(244)의 상기 제3 방향의 폭은 상기 제7 패드 영역(247)의 상기 제3 방향의 폭보다 클 수 있다.

반면에, 상기 제1 계단 패턴 구조물(252)에서 상기 상부층으로부터 하부층으로 갈수록 각 패드 영역의 상부면의 상기 제3 방향의 폭은 점진적으로 감소될 수 있다. 예를들어, 상기 제3 패드 영역(243)의 상기 제3 방향의 폭은 상기 제6 패드 영역(246)의 상기 제3 방향의 폭보다 작을 수 있다. 또한, 상기 제6 패드 영역(246)의 상기 제3 방향의 폭은 상기 제9 패드 영역의 상기 제3 방향의 폭보다 작을 수 있다.

따라서, 상기 제3 계단 패턴 구조물(256)의 m-2 패드 영역들의 면적은 상부층에서 하부층으로 갈수록 증가될 수 있다. 또한, 상기 제1 계단 패턴 구조물(256)의 m 패드 영역들의 면적은 상부층에서 하부층으로 갈수록 감소될 수 있다.

상기 제1 및 제3 계단 패턴 구조물들(252, 256)의 제2 방향으로 사이에 위치하는 상기 제2 계단 패턴 구조물(254)은 상기 상부층과 하부층의 각 패드 영역의 상부면의 상기 제3 방향의 폭은 거의 변화가 없을 수 있다. 그러나, 상기 상부층의 패드 영역과 하부층의 패드 영역은 동일한 위치에 위치하지 않고 상기 제3 방향으로 일부 이동된 위치에 배치될 수 있다.

이와같이, 상기 제1 및 제3 계단 패턴 구조물들(252, 256)의 각 패드 영역은 각 층별로 상기 제3 방향의 폭이 서로 다를 수 있다. 또한, 상기 제2 계단 패턴 구조물(254)의 각 패드 영역은 각 층별로 위치가 다를 수 있다.

상기 제3 계단 패턴 구조물(256)의 각 패드 영역에서, 상기 제2 및 제3 계단 패턴 구조물(254, 256)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C1)는 라운드될 수 있다. 따라서, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 제2 및 제3 계단 패턴 구조물(254, 256)의 접촉부의 측벽은 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다. 즉, 상기 제3 계단 패턴 구조물(256)의 각 패드 영역을 평면도에서 볼 때, 상기 제2 및 제3 계단 패턴 구조물(254, 256)들이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C1)는 수직하지 않고 호의 형상을 가질 수 있다.

또한, 상기 제2 계단 패턴 구조물(254)의 각 패드 영역에서, 상기 제1 및 제2 계단 패턴 구조물(252, 254)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C2)는 라운드될 수 있다. 따라서, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 계단 구조물(252, 254)의 접촉부의 측벽은 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다. 즉, 상기 제2 계단 패턴 구조물(252)의 각 패드 영역을 평면도에서 볼 때, 상기 제1 및 제2 계단 패턴 구조물(252, 254)이 상기 제3 방향으로 서로 접하는 꼭지점 부위(C2)는 수직하지 않고 호의 형상을 가질 수 있다.

상기 게이트 구조물(258) 및 수직 채널 구조물(132)을 덮는 층간 절연막(232)이 구비될 수 있다. 상기 층간 절연막(232)은 실리콘 산화물을 포함할 수 있다.

상기 제2 계단 패턴 구조물(254)의 상기 꼭지점 부위와 상기 제3 계단 패턴 구조물(256)의 상기 꼭지점 부위가 라운드됨으로써, 상기 꼭지점 부위들에도 상기 층간 절연막(232)이 용이하게 채워질 수 있다. 그러므로, 상기 꼭지점 부위들에 상기 층간 절연막(232)이 채워지지 않는 보이드 불량이 감소될 수 있다.

상기 층간 절연막(232)을 관통하여 상기 제1 내지 제3 계단 패턴 구조물들(252, 254, 256)의 각 패드 영역의 연장 게이트 라인들(118)과 접촉하는 각각 상기 제1 내지 제3 콘택 플러그들(260a, 260b, 260c)이 구비될 수 있다.

상기 제1 및 제3 계단 패턴 구조물들(252, 256)의 각 패드 영역들은 각 층별로 상기 제3 방향의 폭이 서로 다르고, 상기 제2 계단 패턴 구조물(256)의 각 패드 영역들은 각 층별로 위치가 다르므로, 상기 제1 내지 제3 콘택 플러그들(260a, 260b, 260c)을 상기 각 패드 영역들과 접촉하도록 다양하게 배치시킬 수 있다.

예시적인 실시예에서, 상기 각각의 제1 내지 제3 콘택 플러그들(260a, 260b, 260c)은 평면도에서 볼 때 상기 제2 방향 또는 상기 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 각각의 제1 내지 제3 콘택 플러그들(260a, 260b, 260c)은 각 패드 영역의 중심 부위에 배치될 수 있다.

도 22, 23a, 23b 및 23c에서는 설명의 편의를 위해, 게이트 라인들(116)이 총 9개 층에 배치되는 것으로 도시되었으나, 게이트 라인들(116)은 회로 설계 디자인 및/또는 상기 수직형 메모리 소자의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다.

상기 게이트 구조물(258)은 복수개가 구비될 수 있으며, 상기 제3 방향으로 이격되면서 배치될 수 있다. 상기 게이트 구조물들(258)의 제3 방향 사이에는 상기 제2 방향으로 연장되는 개구부(234)가 포함되며, 상기 개구부(234) 내부에는 절연 패턴(도시안됨)이 구비될 수 있다.

상기 제3 방향으로 서로 이웃하는 게이트 구조물들(258)은 상기 개구부(234) 중심부에 대해 대칭되는 형상을 가질 수 있다. 즉, 하나의 게이트 구조물(258)은 상기 제3 방향으로 상기 제1,제2, 및 제3 계단 패턴 구조물(252, 254, 256)의 순서대로 배치되고, 이와 이웃하는 게이트 구조물은 상기 제3 방향으로 상기 제3, 제2 및 제1 계단 패턴 구조물(256, 254, 252)의 순서대로 배치될 수 있다.

상기 절연 패턴 아래의 기판(100) 상부에는 불순물 영역(도시안됨)이 형성될 수 있다. 상기 불순물 영역은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 소자의 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.

도 24 내지 도 30은 도 22, 23a, 23b 및 23c에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.

도 24 내지 도 30에 도시된 수직형 메모리 소자의 제조에서 도 4 내지 도 18을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 포함할 수 있다.

도 24를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성하고, 상기 패드 절연막(102) 상에 희생막(104) 및 절연막(106)을 교대로 반복 적층하여 몰드 구조물을 형성한다. 상기 배선 영역에 위치하는 상기 상부에 형성된 절연막 및 희생막의 일부를 식각하여 제1 단차부(212b) 및 제2 단차부(212c)를 형성한다.

구체적으로, 상기 몰드 구조물 상에 사진 공정을 수행하여 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 상기 배선 영역에 위치하는 몰드 구조물의 상부를 일부 노출할 수 있다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 몰드 구조물의 최상부 한 층의 절연막(106) 및 희생막(104)을 식각하여 예비 단차부(도시안됨)를 형성한다. 이 후, 상기 제1 포토레지스트 패턴을 제거한다.

상기 예비 단차부를 포함하는 몰드 구조물 상에 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 예비 단차부의 중심 부위의 일부 표면을 노출할 수 있다. 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 단차부 아래의 한 층의 절연막(106) 및 희생막(104)을 식각한다. 따라서, 상기 배선 영역에서 상기 몰드 구조물의 최상부면은 비단차부(212a), 제1 단차부(212b), 제2 단차부(212c), 제1 단차부(212b) 및 비단차부(212a)가 차례로 배치될 수 있다. 상기 비단차부(212a)는 상기 절연막 및 희생막이 상기 제1 단차부(212b)에 비해 1층 더 적층되고, 상기 제2 단차부(212c)에 비해 2층 더 적층될 수 있다.

일부 실시예에서, 상기 몰드 구조물 상에 사진 공정을 수행하여 제1 포토레지스트 패턴을 형성하여 제2 단차부 부위를 먼저 식각하고, 상기 제1 포토레지스트 패턴을 트리밍하여 상기 제1 단차부 부위 및 제2 단차부 부위를 함께 식각함으로써, 상기 배선 영역(B)에서 상기 몰드 구조물의 최상부면에 비단차부(212a), 제1 단차부(212b), 제2 단차부(212), 제1 단차부(212) 및 비단차부(212a)가 차례로 배치되도록 형성할 수도 있다.

상기 비단차부(212a) 및 제2 단차부(212c)는 상기 제3 방향으로 동일한 제2 폭을 가질 수 있다. 상기 제1 단차부(212b)는 상기 제3 방향으로 상기 제2 폭의 1/2의 폭을 가질 수 있다.

상기 비단차부(212a)에는 후속 공정들을 통해 제1 계단 패턴 구조물이 형성되고, 상기 제1 단차부(212b)에는 후속 공정들을 통해 제2 계단 패턴 구조물이 형성되고, 상기 제2 단차부(212c)에는 후속 공정들을 통해 제3 계단 패턴 구조물이 형성될 수 있다.

상기 제1 및 제2 단차부(212b, 212c)의 저면은 사각형의 형상을 가질 수 있다. 상기 제1 및 제2 단차부(212b, 212c) 저면의 사각형의 각 꼭지점 부위(A)는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위(A)에서 상기 제1 방향으로 상부로 연장되는 상기 제1 및 제2 단차부(212b, 212c)의 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

상기 제1 및 제2 단차부(212b, 212c)를 형성하는 식각 공정을 수행할 때, 상기 제1 및 제2 단차부(212b, 212c) 저면의 꼭지점 부위에서는 3차원 효과에 의해 식각이 덜 이루어지게 되어 상기 부위가 라운드된 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 단차부(212b, 212c)를 형성하는 식각 공정에서, 상기 제1 및 제2 단차부(212b, 212c) 저면의 꼭지점 부위의 식각율이 상대적으로 감소되도록 식각 조건을 컨트롤 할 수도 있다.

도 25를 참조하면, 상기 제1 및 제2 단차부(212b, 212c)를 포함하는 상기 몰드 구조물 상에 계단층을 형성하기 위한 제3 포토레지스트 패턴(210a)을 형성한다.

상기 제3 포토레지스트 패턴(210a)은 상기 몰드 구조물에서 상기 배선 영역의 가장자리 부위를 선택적으로 노출하는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제3 포토레지스트 패턴(210a)의 노출 부위는 상기 제3 방향으로 연장될 수 있다. 또한, 상기 제3 포토레지스트 패턴(210a)의 노출 부위의 상기 제2 방향의 폭은 형성하고자 하는 패드 영역의 제2 방향의 폭과 동일할 수 있다.

도 26a, 26b, 도 26c 및 도 27을 참조하면, 상기 제3 포토레지스트 패턴(210a)을 식각 마스크로 이용하여 상기 몰드 구조물의 상부에 노출되는 3층의 절연막(106) 및 3층의 희생막(104)을 식각한다.

따라서, 상기 제3 포토레지스트 패턴(210a)에 의해 노출된 상기 몰드 구조물의 제2 단차부, 제1 단차부 및 비단차부(212c, 212b, 212a)가 식각되어 각각 2층의 제1 내지 제3 예비 패드부(221, 222, 223)로 형성될 수 있다. 즉, 상기 2층 제1 예비 패드부(221)의 상부 표면이 가장 낮고, 제3 예비 패드부(223)의 상부 표면이 가장 높을 수 있다. 상기 2층 제1 및 제2 예비 패드부(221, 222)의 표면은 사각형의 형상을 가질 수 있다.

상기 2층의 제2 예비 패드부(222)에서 상기 2층의 제2 및 제3 예비 패드부(222, 223)가 접하는 꼭지점 부위(C2)는 라운드된 형상을 가질 수 있다. 또한, 상기 2층의 제1 예비 패드부(222)에서 상기 2층의 제1 및 제2 예비 패드부(221, 222)가 접하는 꼭지점 부위(C1)는 라운드된 형상을 가질 수 있다.

도 28a, 28b, 28c 및 29를 참조하면, 상기 제3 포토레지스트 패턴(210a)의 표면을 트리밍하여 제4 포토레지스트 패턴(210b)을 형성한다. 상기 제4 포토레지스트 패턴(210b)을 이용하여 상기 몰드 구조물의 상부의 3층의 절연막(106) 및 3층의 희생막(104)을 식각한다.

예시적인 실시예에서, 상기 제4 포토레지스트 패턴(210b)의 노출 부위는 상기 제3 방향으로 연장될 수 있다. 또한, 상기 제4 포토레지스트 패턴(210b)의 노출 부위의 상기 제2 방향의 폭은 형성하고자 하는 패드 영역의 제2 방향의 폭의 2배와 동일할 수 있다.

상기 제4 포토레지스트 패턴(210b)에 의해 노출된 상기 몰드 구조물의 제2 단차부(212c), 제1 단차부(212b) 및 비단차부(212a)아래의 절연막 및 희생막이 식각되어 2층의 제4, 제5 및 제6 예비 패드부(224, 225, 226)가 형성될 수 있다. 상기 몰드 구조물의 2층의 제1, 제2 및 제3 예비 패드부(221, 222, 223) 아래의 절연막 및 희생막이 식각되어 1층의 제1, 제2 및 제3 예비 패드부(221a, 222a, 223a)로 형성될 수 있다.

또한, 상기 2층의 제4, 제5, 제6 예비 패드부(224, 225, 226)의 표면은 순서대로 각각 한층씩 높을 수 있다. 상기 2층의 제4 예비 패드부(224)의 표면은 상기 1층의 제1, 제2, 제3 예비 패드부(221a, 222a, 223a)의 표면보다 높을 수 있다.

이 후, 상기 제4 포토레지스트 패턴을 제거한다. 상기 제4 포토레지스트 패턴이 제거된 부위의 상기 제2 단차부(212c), 제1 단차부(212b) 및 비단차부(212a)는 각각 3층의 제7, 제8 및 제9 예비 패드부(227, 228, 229)로 제공될 수 있다. 이에따라, 예비 패드부들이 포함되는 예비 계단형 몰드 구조물(230)이 형성될 수 있다.

상기 각 예비 패드부들의 표면은 사각형 형상을 가질 수 있다.

상기 제7, 제8 예비 패드부들(227, 228), 제4 및 제5 예비 패드부들(224, 225) 및 제1 및 제2 예비 패드부들(221a, 222a)의 표면에서 각 패드부들이 서로 접하고 있는 꼭지점 부위는 라운드된 형상을 가질 수 있다. 즉, 상기 꼭지점 부위에서 상기 제1 방향으로 상부로 연장되는 측벽 부위는 수직으로 꺽이지 않고 굴곡을 가지면서 꺽이는 형상을 가질 수 있다.

상기 각 예비 패드부들은 서로 다른 횟수로 식각 공정이 수행되어 형성되기 때문에, 상기 각 예비 패드부들의 제3 방향의 상부폭이 동일하지 않을 수 있다.

상기 제2 단차부(212c)로부터 형성된 예비 패드부는 상기 식각 공정의 횟수가 증가될수록 상기 제3 방향으로 상부폭이 증가될 수 있다. 따라서, 상기 제1 예비 패드부(221a)는 상기 제3 방향으로 상부폭이 가장 넓고, 상기 제4 및 제7 예비 패드부(224, 227)로 갈수록 상기 제3 방향으로 상부폭이 점진적으로 감소될 수 있다.

반면에, 상기 비단차부(212a)로부터 형성된 예비 패드부는 상기 식각 공정의 횟수가 증가될수록 상기 제3 방향으로 상부폭이 감소될 수 있다. 제3 예비 패드부(223a)는 상기 제3 방향으로 상부폭이 가장 좁고, 상기 제6 및 제9 예비 패드부(226, 229)로 갈수록 상기 제3 방향으로 상부폭이 점진적으로 증가될 수 있다.

도 30, 22, 23a, 23b 및 23c를 참조하면, 도 12 내지 도 18을 참조로 설명한 것과 동일한 공정들을 수행하여 수직형 메모리 소자를 형성할 수 있다.

구체적으로, 상기 예비 계단형 몰드 구조물을 덮는 층간 절연막(232)을 형성할 수 있다. 상기 층간 절연막(232)을 관통하여 채널 홀(131)을 형성하고, 상기 채널 홀(131) 내부에 수직 채널 구조물(132)을 형성할 수 있다. 상기 예비 계단형 몰드 구조물을 절단하는 개구부(234)를 형성하여 계단형 몰드 구조물을 형성한다. 상기 계단형 몰드 구조물의 희생막을 도전 물질로 대체하여 게이트 라인 구조물(250), 제1 내지 제3 계단 패턴 구조물들(252, 254, 256)을 형성한다.

이 후, 상기 개구부 내부에 노출된 기판(100)에 불순물 영역(도시안됨)을 형성하고, 상기 개구부(도시안됨)를 채우는 절연 패턴을 형성할 수 있다. 상기 제1 내지 제3 계단 패턴 구조물(252, 254, 256)의 각 패드 영역에 제1 내지 제3 콘택 플러그들(260a, 260b, 260c)을 형성할 수 있다.

따라서, 도 22, 23a, 23b 및 23c에 도시된 수직형 메모리 소자를 제조할 수 있다.

상기 수직형 메모리 소자의 셀 영역에 형성되는 수직 채널 구조물은 상기 설명한 것에 한정되지 않는다. 즉, 상기 셀 영역에는 상기 다양한 구조의 수직 채널 구조물이 형성될 수 있다. 또한, 상기 수직 채널 구조물을 감싸면서 연장되는 게이트 라인 구조물 및 상기 배선 영역에 형성되는 제1 계단 패턴 구조물은 상기 각 실시예들에 따른 구조들을 가질 수 있다.

도 31은 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.

도 31에는 기판의 셀 영역만을 도시하였으며, 층간 절연막은 생략하였다.

도 31을 참조하면, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되고 상기 기판(100) 부위에서 서로 연결되는 수직 채널 구조물(180)이 구비된다. 상기 수직 채널 구조물(180)을 감싸면서 상기 제1 방향으로 적층되고, 게이트 라인 구조물, 제1 계단 패턴 구조물 및 제2 계단 패턴 구조물을 포함하는 게이트 구조물이 구비될 수 있다.

상기 수직 채널 구조물(180)은 기둥 형상을 갖고 서로 이웃하는 제1 및 제2 구조물들(180a, 180c) 및 상기 이웃하는 제1 및 제2 구조물(180a, 180c)을 상기 기판 부위에서 서로 연결하는 연결 부위(180b)를 포함할 수 있다. 따라서, 상기 수직 채널 구조물(180)은 U자 형상을 가질 수 있다.

상기 각각의 수직 채널 구조물(180)에 포함되는 제1 및 제2 구조물(180a, 180c)은 서로 다른 게이트 구조물에 포함되는 게이트 라인들에 의해 둘러싸여 있을 수 있다.

상기 수직 채널 구조물(180)은 채널(174a) 및 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(172a)을 포함할 수 있다. 상기 채널(174a)은 서로 다른 게이트 구조물들을 관통하는 U자 형상을 가질 수 있다. 상기 구조물(172a)은 채널(174a) 표면 상에 형성될 수 있다. 상기 구조물(172a)에 포함되는 블록킹 유전막은 상기 게이트 라인들과 접촉할 수 있다.

예시적인 실시예에서, 상기 수직 채널 구조물(180)의 상부에는 상기 채널(174a)만을 포함할 수 있다. 즉, 상기 수직 채널 구조물(180)의 상부에는 상기 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물이 형성되지 않을 수 있다.

상기 게이트 라인 구조물은 게이트 라인(116) 및 절연막(도시안됨)이 번갈아 적층되는 구조를 가질 수 있다.

상기 게이트 라인들(116)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예시적인 실시예에서, 최상층의 게이트 라인(116i)은 상기 GSL 및 SSL로 제공될 수 있으며, 그 하부의 게이트 라인들(116a~116h)은 상기 워드 라인으로 제공될 수 있다.

예를들면, 상기 제1 구조물(180a)을 둘러싸면서 연장되는 최상부 게이트 라인은 GSL로 제공될 수 있고, 제2 구조물(180c)을 둘러싸면서 연장되는 최상부 게이트 라인은 SSL로 제공될 수 있다.

이와 같이, 상기 SSL 및 GSL이 상기 수직 채널 구조물(180)의 상부에 각각 위치하기 때문에, 상기 SSL 및 GSL의 채널 부위와 연결되는 배선의 구현이 용이할 수 있다.

상기 GSL과 접하는 상기 제1 구조물(180a) 상부면과 접하면서 상기 게이트 라인의 연장 방향인 제2 방향으로 연장되는 공통 소오스 라인(202)이 구비될 수 있다.

또한, 상기 SSL과 접하는 상기 제1 구조물(180a) 상부면과 접하면서 상기 제2 방향으로 연장되는 비트 라인(204)이 구비될 수 있다.

도시하지는 않았지만, 상기 게이트 라인 구조물로부터 상기 제2 방향으로 연장되고, 상기 배선 영역에 형성되는 제1 계단 패턴 구조물 및 제2 계단 패턴 구조물을 포함할 수 있다. 상기 제1 및 제2 계단 패턴 구조물은 도 1, 2, 3a 및 3b를 참조로 설명한 것과 동일할 수 있다.

전술한 예시적인 실시예들에 따른 수직형 메모리 소자 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 반도체 장치에 적용되어 전기적 신뢰성을 향상시킬 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 기판 132 : 수직 채널 구조물
116a, 116b, 116c, 116d, 116e, 116f, 116g, 116h : 게이트 라인들
118a, 118b, 118c, 118d, 118e, 118f, 118g, 118h: 연장 게이트 라인
150 : 게이트 라인 구조물
152, 154 : 제1 및 제2 계단 패턴 구조물
156 : 게이트 구조물 170 : 반도체 패턴
160a, 160b : 제1 및 제2 콘택 플러그
141, 143, 145, 147: 제1, 제3, 제5 및 제7 패드 영역
142, 144, 146, 148: 제2, 제4, 제6 및 제8 패드 영역
130 : 층간 절연막 134 : 개구부
102 : 패드 절연막
104a, 104b, 104c, 104d, 104e, 104f, 104g, 104h : 희생막
106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h : 절연막
112 : 단차부 112b : 비단차부
107 : 몰드 구조물 107a : 예비 계단형 몰드 구조물
107b : 계단형 몰드 구조물
110a : 제1 포토레지스트 패턴
110b : 제2 포토레지스트 패턴
110c : 제3 포토레지스트 패턴
121b, 122b, 123a, 124a, 125, 126, 127, 128 : 제1 내지 제8 예비 패드부
121c, 122c, 123b, 124b, 125a, 126a, 127a, 128a : 제1 내지 제8 패드부들
131 : 채널 홀 250:게이트 라인 구조물
258 : 게이트 구조물
252, 254, 256：제1 내지 제3 계단 패턴 구조물
243, 246, 249：제3, 제6 및 제9 패드 영역
242, 245, 248 : 제2, 제5 및 제8 패드 영역
241, 244, 247 : 제1, 제4, 및 제7 패드 영역
232 : 층간 절연막
260a, 260b, 260c : 제1 내지 제3 콘택 플러그들
212a : 비단차부 212b : 제1 단차부
212c : 제2 단차부
221a, 222a, 223a, 224, 225, 226, 227, 228, 229 : 제1 내지 제9 예비 패드부