技术领域
[0001] 本
发明有关一种改善背照式全局快门效率的结构，更特别有关一种藉由形成
电场来吸引位于浮动扩散
节点附近的多余
电子或者通过制作屏蔽多余电子进入
浮动扩散节点的结构，来改善快门效率。
背景技术
[0002] 已知的背照式全局快门
传感器，由于其全局快门的特性，传感器的所有感光像素会同时完成曝光，经暂存后再分批读出。由于读出会有时间差异，同时在读出过程中，感光元件仍然可能受到外界光线的持续刺激而产生非预期的感光噪声，因此越晚读出的曝光数据越容易受到此类感光噪声的影响。由于感光噪声的成份与曝光数据的成份相同，都是电荷，因此一旦电荷形式的曝光数据被感光噪声污染，就无法将其分离，造成最终影像讯号的失真，也即快门效率会降低。
[0003] 为了解决此类问题，本发明提供了像素结构上的改良，藉由形成电场来吸引位于浮动扩散节点附近的多余电子，或者配置屏蔽多余电子进入浮动扩散节点的结构，来改善快门效率。
发明内容
[0004] 本发明是关于一种改善背照式全局快门效率的结构，藉由将感光像素
电路中，元件的高压端点配置在非常接近浮动扩散节点区域的
位置，来形成至少一个强电场，藉此产生屏蔽浮动扩散节点区域的效应，可使非预期的感光噪声所产生的电荷难以到达浮动扩散节点区域，意即被所述强电场吸收，藉此改善快门效率。
[0005] 本发明是关于一种改善背照式全局快门效率的结构，藉由在感光像素电路中额外增加一个n-掺杂区以与源极随耦元件的n+掺杂区形成护圈(guard ring)，来形成至少一个强电场，藉此产生屏蔽浮动扩散节点区域的效应，可使非预期的感光噪声所产生的电荷难以到达浮动扩散节点区域，也即被所述强电场吸收，藉此改善快门效率。
[0006] 本发明是关于一种改善背照式全局快门效率的结构，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点区域，可以通过制程程序，将浮动扩散节点面向照光方向的
半导体材料挖空，让此方向上无法形成空乏区，可使非预期的感光噪声所产生的电荷没有路径到达浮动扩散节点，藉此改善快门效率。
[0007] 本发明是关于一种改善背照式全局快门效率的结构，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点区域，可以通过制程程序，在浮动扩散节点面向照光方向形成等效于
深槽隔离的结构，让此方向上无法形成空乏区，可使非预期的感光噪声所产生的电荷没有路径到达浮动扩散节点，藉此改善快门效率。
[0008] 本发明是关于一种改善背照式全局快门效率的结构，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点区域，可以通过制程程序，在浮动扩散节点面向照光方向的半导体材料上形成反射层，让光线难以进入到半导体内进而产生电荷，可降低非预期的感光噪声所产生的电荷，藉此改善快门效率。
[0009] 根据上述说明，本发明所提供的技术手段亦可合并实施，例如设计元件的高压端点摆放位置，同时可通过制程程序，将浮动扩散节点面向照光方向的半导体材料挖空，让在此方向上无法形成空乏区。二者皆可使非预期的感光噪声所产生的电荷没有路径到达浮动扩散节点，藉此改善快门效率。
[0010] 本发明提供一种像素结构，包含基底层、浮动扩散节点以及两个源极随耦元件。所述浮动扩散节点配置于所述基底层内。所述两个源极随耦元件配置于所述浮动扩散节点的两相对侧，每一个源极随耦元件具有n+参杂区位于所述基底层内，所述n+参杂区用于在所述基底层中所述浮动扩散节点周围形成电场以屏蔽所述浮动扩散节点。
[0011] 本发明提供一种像素结构，包含基底层以及浮动扩散节点。所述浮动扩散节点配置于所述基底层内，其中，所述基底层内具有镂空区位于所述浮动扩散节点的正上方而无法在所述正上方形成空乏区。
[0012] 本发明还提供一种像素结构，包含基底层以及浮动扩散节点。所述浮动扩散节点配置于所述基底层内，其中，所述基底层内具有
深槽隔离区域围绕于所述浮动扩散节点的上方周围以使得所述深槽隔离区域以外的带电载子无法进入所述浮动扩散节点。
[0013] 为了让本发明的上述和其他目的、特征和优点能更明显，下文将配合所
附图示，详细说明如下。此外，于本发明的说明中，相同的构件以相同的符号表示，于此合先述明。
附图说明
[0014] 图1A是本发明一种
实施例的像素结构的上视图；
[0015] 图1B是沿着图1A的A-A’线的剖视图；
[0016] 图2是本发明另一种实施例的像素结构的示意图，其显示类似图1A的像素结构中沿着B-B’线的剖视图；
[0017] 图3是本发明再一种实施例的像素结构的示意图，其显示类似图1A的像素结构中沿着B-B’线的剖视图；
[0018] 图4是本发明再一种实施例的像素结构的示意图，其显示类似图1A的像素结构中沿着B-B’线的剖视图；
[0019] 图5A是本发明一种实施例的像素阵列的示意图；
[0020] 图5B是图5A的像素结构的剖视图；
[0021] 图6是本发明另一种实施例的像素阵列的示意图。
[0022] 附图标记说明
[0023] 101、201、301、401、501、601 光
二极管[0024] 102、202、302、402 电荷转移控制晶体管
[0025] 103 源极随耦元件
[0026] 104、204、304、404 重置晶体管
[0027] 105 高压端点
[0028] 106、206、306、406、506、606 浮动扩散节点
[0029] 307a、307b、407 深槽隔离区域
[0030] 308 反射层
[0031] 408 光阻层
[0032] 511、611 微透镜
具体实施方式
[0033] 本发明的目的在于利用像素结构上的改良，藉由形成电场来吸引位于浮动扩散节点附近的多余电子，或者配置屏蔽多余电子进入浮动扩散节点的结构，来改善快门效率。由于在全局快门传感器电路中，在常规曝光时间内产生而尚未被读取的电荷会暂时被存放在浮动扩散节点当中，这些电荷一旦被感光噪声影响，就无法正确解析出常规的曝光数值，因此如何避免感光噪声影响这些电荷是最重要的课题之一。以下本发明所提出的个别实施例，在其他实施例当中，可以彼此搭配使用，都能发挥效果。
[0034] 图1A绘示本发明的一个实施例的像素结构的上视图，其利用了在感光像素电路中具有的作为源极随耦元件103的晶体管，这个晶体管具有一个高压端点105。本实施例中的感光像素电路的像素结构同时会包含光二极管101、电荷转移控制晶体管(TG)102、重置晶体管(Rst)104以及浮动扩散节点(FD)106；其中，电荷转移控制晶体管102及重置晶体管104配置于浮动扩散节点106的第一方向(例如图1A的上下方向)的两相对侧。两个源极随耦元件103配置在非常接近(例如在90纳米制程中小于0.3微米)浮动扩散节点106的位置，例如图1A显示两个源极随耦元件103配置于浮动扩散节点106的第二方向(例如图1A的左右方向)的两相对侧。第二方向例如与第一方向垂直。本发明中，两个源极随耦元件103连接至同一条读取线，以输出浮动扩散节点106中储存的曝光数值。
[0035] 当感光像素电路正常运作时，高压端点105会被施加一个高
电压，因此能够形成强电场，包围屏蔽浮动扩散节点106区域(如图1A所示)。藉此，当非预期的感光噪声所产生的电荷接近浮动扩散节点106区域时，会被所述强电场吸收，而无法到达浮动扩散节点106区域，藉此就能改善快门效率。
[0036] 图1B为图1A的像素结构中沿A-A’线的剖视图。像素结构包含基底层100、浮动扩散节点106以及两个源极随耦元件103。基底层100例如为CMOS图像传感的基底层所使用的半导体材料。浮动扩散节点106配置于基底层100内，并位于靠近基底层100的
正面100f。两个源极随耦元件103配置于浮动扩散节点106的两相对侧，每一个源极随耦元件106具有n+参杂区(即上述高压端点105)位于基底层100内，所述n+参杂区用于当像素结构运作时在基底层100中的浮动扩散节点106周围形成电场以屏蔽所述浮动扩散节点106，以避免噪声带电载子进入浮动扩散节点106。
[0037] 在其他的实施方式当中，可以在浮动扩散节点106区域邻近区域形成护圈。在此实施方式当中，基底层100中还有n-参杂区107位于浮动扩散节点106的正上方，当施加电压于两个源极随耦元件103的所述n+参杂区105时，可以形成强电场，包围屏蔽浮动扩散节点106区域。所述n+参杂区105与所述n-参杂区107因穿通现象(punch through)相连接而在基底层100中的浮动扩散节点106周围形成所述护圈以屏蔽所述浮动扩散节点106避免接收噪声电荷。藉此，当非预期的感光噪声所产生的电荷接近浮动扩散节点106区域时，会被所述护圈形成的强电场吸收，而无法到达浮动扩散节点106区域，藉此就能改善快门效率。
[0038] 图2绘示本发明的另一实施例，其显示类似图1A的像素结构中沿线段B-B’的剖视图。图2仅绘示感光像素电路的像素结构中，与本发明最相关的部份，即光二极管201、电荷转移控制晶体管(TG)202、重置晶体管(Rst)204以及浮动扩散节点(FD)206；其中，浮动扩散节点206配置于基底层200中靠近正面200f的一侧。在本实施例中，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点206区域，可以通过制程程序，将浮动扩散节点206面向照光方向的半导体材料挖空，让在此方向上无法形成空乏区，也即基底层200内具有镂空区200H位于浮动扩散节点206的正上方而于运作时无法在所述正上方形成空乏区。由于浮动扩散节点206区域最主要的功能是在让电荷以原来来自光二极管201的状态暂时保存起来，等待后续电路读取，因此浮动扩散节点206区域仅需要很薄的半
基板(substrate)便可具有完整功能，所以可以将浮动扩散节点206面向照光方向的半导体材料挖空到非常接近浮动扩散节点206的程度都不会影响电路功能，例如镂空区200H的底部与浮动扩散节点206的顶面的距离D为0.5微米至1微米且镂空区200H的底面积大于或等于浮动扩散节点206的截面积，这样的结构可使非预期的感光噪声所产生的电荷没有路径到达浮动扩散节点
206，藉此改善快门效率。而挖开的开口可以用其他的材料来封闭，以强化半导体结构的
力学
稳定性。例如，镂空区200H的内部表面先
覆盖介电层，再于镂空区200H内填充绝缘层于所述介电层上。
[0039] 图3绘示本发明的另一实施例，其显示类似图1A的像素结构中沿线段B-B’的剖视图。图3仅绘示感光像素电路的像素结构中，与本发明最相关的部份，即光二极管301、电荷转移控制晶体管(TG)302、重置晶体管(Rst)304、浮动扩散节点(FD)306、深槽隔离(Deep Trench Isolation,DTI)区域307a、307b以及反射层308(选择性实施)，其中，浮动扩散节点306配置于所述基底层300中靠近正面300f的一侧。在本实施例中，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点306区域，可以透过制程程序，形成深槽隔离区域
307a、307b，其深度优选达到浮动扩散节点306区域附近，例如从基底层300的背面300b朝向正面300f延伸至浮动扩散节点306的顶面的深度，但不位于浮动扩散节点306的正上方，藉此能够阻挡感光噪声所产生的电荷，使电荷不要进入浮动扩散节点306区域。在本实施例中，深槽隔离区域307a、307b围绕于浮动扩散节点306的上方周围以使得深槽隔离区域
307a、307b以外的带电载子无法进入浮动扩散节点306。必须说明的是，虽然图3显示两个深槽隔离区域，此乃由于图3为剖视图，深槽隔离区域优选是形成管状从背面300b朝向正面
300f延伸。
[0040] 此外，也可以在浮动扩散节点306区域方向上的半导体基板(例如基底层300的背面300b)上形成反射层308，例如位于所述浮动扩散节点306的正上方，进一步可以减少光线进入基板中，产生感光噪声的电荷。由于光二极管301的位置并没有被反射层308阻挡，因此并不会减低感光能力。反射层308可以利用金属材料形成，例如
铜或
铝，但不限于此。同理，深槽隔离区域的内部表面可覆盖介电层且所述深槽隔离区域内填充有绝缘层于所述介电层上，以增加结构强度。
[0041] 图4绘示本发明的另一实施例，其显示类似图1A的像素结构中沿线段B-B’的剖视图。图4仅绘示感光像素电路的像素结构中，与本发明最相关的部份，即光二极管401、电荷转移控制晶体管(TG)402、重置晶体管(Rst)404、浮动扩散节点(FD)406、深槽隔离区域407以及光阻层408。在本实施例中，为了让非预期的感光噪声所产生的电荷难以到达浮动扩散节点306区域，可以通过制程程序，形成深槽隔离区域407，与第3图的深槽隔离区域307a、307b不同处在于，在本实施例中，基底层400的背面400b位于浮动扩散节点406的正上方还通过蚀刻形成有横向镂空区连接向下延伸的深槽隔离区域(如图3的深槽隔离区域307a、
307b)而使得深槽隔离区域407更具有一拱形结构或杯形结构，盖住浮动扩散节点406区域，可以更全面地阻挡感光噪声所产生的电荷。在本实施例中，也可以在浮动扩散节点406区域方向上的半导体基板(例如基底层400的背面400b)上保留(在蚀刻工艺后)光阻层408环绕于深槽隔离区域407周围，以发挥与前一实施例中反射层308相似的效果，进一步减少光线进入基板中，产生感光噪声的电荷。
[0042] 值得注意的是，在利用深槽隔离结构时，亦可以在最大限度内形成深槽隔离结构，意即除了光二极管区域以外，在受光面的其他部份，均可以形成深槽隔离结构，以减少感光噪声产生电荷。同理，深槽隔离区域407可填入其他材料以增加结构强度。
[0043] 图5A绘示本发明的像素阵列的一种实施例，在本实施例中，藉由在感光像素电路的受光面上形成微透镜511来改变光的分布状况，减少可能进入浮动扩散节点506区域的光线量。例如将凸透镜放置于光二极管区域501上方，由于凸透镜具有集光的效果，因此进入感光像素的受光面的光线，会有较多比例被集中到光二极管区域501，就可减少光线进入浮动扩散节点506区域，产生感光噪声的电荷。
[0044] 图5A的实施方式可配合实施于上述图1A-1B、图2、图3及图4实施。如图5A所示，本发明实施例的像素阵列50的每个像素结构包含光二极管501位于基底层100至400内并位于浮动扩散节点(FD)506的横向方向(图5A显示为左上方向，但并不限于此)。微透镜511配置于基底层100至400的背面上并对位于光二极管501，可覆盖或不覆盖于浮动扩散节点506上。
[0045] 请参照图5B所示，其为图5A的像素电路的剖视图，为了进一步集中入射光至光二极管(PD)501以减少入射至半导体材料的其他区域而产生噪声电荷，本发明实施例的像素结构还包含导光件521位于微透镜511与光二极管501之间。此外，还可在浮动扩散节点506上形成阻光层或反光层508(例如铜或铝)，以降低入射光传递至浮动扩散节点506上方的半导体材料。
[0046] 图6绘示本发明的像素阵列的另一实施例，在本实施例中，可以将像素阵列60的邻近的感光像素电路进行排列置换，让邻近的感光像素电路的光二极管区域601彼此靠近，就可共享一个较大的微透镜611，将光线集中到多个光二极管区域601。而让分布在周围的浮动扩散节点606区域减少光线进入所产生的感光噪声电荷。相对于图5，本实施例的优点在于可以降低微透镜的数目，同时较大的微透镜较容易制作，更可以进一步提高制造的良率。
[0047] 图6中，微透镜611可不覆盖或部分覆盖于浮动扩散节点606之上。同理，还可在微透镜611与光二极管601之间形成导光件(参照图5B)等光学结构以提高感光效率、降低噪声电荷。
[0048] 根据上述说明，本发明所提供的技术手段亦可合并实施，例如设计源极随耦元件的高压端点配置位置，同时通过制程程序，将浮动扩散节点面向照光方向的半导体材料挖空，让此方向上无法形成空乏区。二者皆可使非预期的感光噪声所产生的电荷没有路径到达浮动扩散节点，藉此改善快门效率。
[0049] 虽然本发明已通过前述实例披露，但是其并非用以限定本发明，任何本发明所属技术领域中具有通常知识技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与
修改。因此本发明的保护范围当视后附的
权利要求所界定的范围为准。
