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半导体装置及其制作方法

阅读：956发布：2023-12-26

专利汇可以提供半导体装置及其制作方法专利检索，专利查询，专利分析的服务。并且本发明实施例涉及半导体装置及其制作方法，所述半导体装置包括半导体衬底、栅极介电质、栅极电极及一对源极/漏极区域。所述栅极介电质安置于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的上边界的凹形轮廓。所述栅极电极安置于所述栅极介电质上方。所述对源极/漏极区域安置于所述栅极介电质的对置侧上。，下面是半导体装置及其制作方法专利的具体信息内容。

权利要求

1.一种半导体装置，其包含：
半导体衬底；
栅极介电质，其位于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的上边界的凹形轮廓；
栅极电极，其安置于所述栅极介电质上方；及
一对源极/漏极区域，其位于所述栅极介电质的对置侧上。
2.根据权利要求1所述的半导体装置，其中所述栅极电极具有凹形轮廓。
3.根据权利要求1所述的半导体装置，其中所述栅极介电质包含沿第一方向延伸的第一部分及沿第二方向延伸的第二部分，且所述第一部分及所述第二部分彼此连接以形成所述凹形轮廓。
4.根据权利要求1所述的半导体装置，其进一步包含所述半导体衬底中的多个隔离结构。
5.根据权利要求4所述的半导体装置，其中所述栅极介电质的深度大体上相同于所述隔离结构的深度。
6.根据权利要求1所述的半导体装置，其进一步包含位于所述半导体衬底中且分别位于所述对源极/漏极区域下方的一对第一阱区，其中所述对第一阱区的掺杂类型相同于所述对源极/漏极区域的掺杂类型，且所述对第一阱区的掺杂浓度低于所述对源极/漏极区域的掺杂浓度。
7.根据权利要求6所述的半导体装置，其进一步包含位于所述半导体衬底中且介于所述对第一阱区之间的第二阱区，其中所述第二阱区的掺杂类型与所述对第一阱区的掺杂类型相反，且所述对第一阱区被所述第二阱区分开。
8.一种半导体装置，其包含：
半导体衬底；
第一半导体装置，其包含：
第一栅极介电质，其位于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的第一上边界的凹形轮廓；
第一栅极电极，其安置于所述第一栅极介电质上方；及
一对第一源极/漏极区域，其位于所述第一栅极介电质的对置侧上；及第二半导体装置，其包含：
第二栅极介电质，其位于所述半导体衬底上方，其中所述第二栅极介电质具有高于所述半导体衬底的所述上表面的第二上边界；
第二栅极电极，其安置于所述第二栅极介电质上方；及
一对第二源极/漏极区域，其位于所述第二栅极介电质的对置侧上。
9.根据权利要求8所述的半导体装置，其进一步包含所述半导体衬底中的多个隔离结构，且所述第一栅极介电质的深度大体上相同于所述隔离结构的深度。
10.一种用于制作半导体装置的方法，其包含：
接收半导体衬底；
在所述半导体衬底中形成第一隔离结构；
从上表面部分去除所述第一隔离结构的一部分以形成具有凹形轮廓的栅极介电质；
在所述栅极介电质上方形成栅极电极；及
在所述栅极介电质的对置侧上的所述半导体衬底中形成一对源极/漏极区域。

说明书全文

半导体装置及其制作方法

技术领域

[0001] 本发明实施例是有关半导体装置及其制作方法。

背景技术

[0002] 例如高电压金属氧化物半导体(HVMOS)装置的高电压半导体装置常用于例如电源管理系统、AC/DC转换器、输入/输出(I/O)电路等等的各种电子装置中。HVMOS装置经设计以维持高电压，因此，HVMOS装置的尺寸及结构不同于形成于相同半导体衬底上的其它半导体装置(例如逻辑装置)。归因于其不同结构及尺寸，在制造中集成HVMOS装置及其它半导体装置面临挑战。

发明内容

[0003] 本发明的一实施例揭露一种半导体装置，其包含：半导体衬底；栅极介电质，其位于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的上边界的凹形轮廓；栅极电极，其安置于所述栅极介电质上方；及一对源极/漏极区域，其位于所述栅极介电质的对置侧上。

[0004] 本发明的一实施例揭露一种半导体装置，其包含：半导体衬底；第一半导体装置，其包含所述半导体衬底中的第一栅极介电质、安置于所述第一栅极介电质上方的第一栅极电极及所述第一栅极介电质的对置侧上的一对第一源极/漏极区域，所述第一栅极介电质具有界定低于所述半导体衬底的上表面的第一上边界的凹形轮廓；及第二半导体装置，其包含所述半导体衬底上方的第二栅极介电质、安置于所述第二栅极介电质上方的第二栅极电极及所述第二栅极介电质的对置侧上的一对第二源极/漏极区域，其中所述第二栅极介电质具有高于所述半导体衬底的所述上表面的第二上边界。

[0005] 本发明的一实施例揭露一种用于制作半导体装置的方法，其包含：接收半导体衬底；在所述半导体衬底中形成第一隔离结构；从上表面部分去除所述第一隔离结构的一部分以形成具有凹形轮廓的栅极介电质；在所述栅极介电质上方形成栅极电极；及在所述栅极介电质的对置侧上的所述半导体衬底中形成一对源极/漏极区域。附图说明

[0006] 从结合附图来阅读的[实施方式]最优选理解本揭露的实施例的方面。应注意，根据行业标准做法，各种结构未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种结构的尺寸。

[0007] 图1为绘示根据本揭露的一或多个实施例的各种方面的用于制作半导体装置的方法的流程图。

[0008] 图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J及2K为根据本揭露的一或多个实施例的制作半导体装置的各种操作的一者的示意图。

[0009] 图3为根据本揭露的一些实施例的半导体装置的示意图。

[0010] 图4为根据本揭露的一些实施例的半导体装置的示意图。

[0011] 图5为根据本揭露的一些实施例的半导体装置的示意图。

[0012] 图6为根据本揭露的一些实施例的半导体装置的示意图。

[0013] 图7为根据本揭露的一些实施例的半导体装置的示意图。

具体实施方式

[0014] 以下揭露提供用于实施所提供主题的不同特征的诸多不同实施例或实例。下文将描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包括其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包括其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

[0015] 此外，为便于描述，空间相对术语(例如“底下”、“下方”、“下”、“上方”、“在...上方”、“上”、“在...上”等等)可在本文中用于描述元件或构件与另一(些)元件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还打算涵盖装置在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)，且还可因此解译本文中所使用的空间相对描述词。

[0016] 如本文中所使用，例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区域、层及/或区段，这些元件、组件、区域、层及/或区段不应受限于这些术语。这些术语可仅用于使元件、组件、区域、层或区段彼此区分。除非内文清楚指示，否则本文中所使用的例如“第一”、“第二”及“第三”的术语不隐含序列或顺序。

[0017] 如本文中所使用，术语“近似”、“大体上”、“实质”及“约”用于描述及考量小变动。当结合事件或情形使用时，术语可涉及其中精确发生所述事件或情形的例子及其中大致发生所述事件或情形的例子。例如，当结合数值使用时，术语可涉及小于或等于所述数值的±
10％的变动范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±
0.05％。例如，如果两个数值之间的差小于或等于所述值的平均数的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述值“大体上”相同或相等。例如，“大体上”平行可涉及相对于0°的角变动范围，其小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。例如，“大体上”垂直可涉及相对于90°的角变动范围，其小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。

[0018] 在本揭露的一或多个实施例中，提供一种具有栅极介电质的半导体装置，所述栅极介电质具有形成于半导体衬底中的凹形轮廓。所述凹形轮廓界定低于所述半导体衬底的上表面的上边界及栅极电极。所述栅极介电质的所述凹形轮廓允许相对于所述半导体衬底的所述上表面来降低形成于其上的栅极电极。因此，具有较厚栅极介电质的半导体装置(例如HVMOS装置)可与具有较薄介电质的其它半导体装置(例如逻辑MOS装置)一体成型。因此，可简化制作操作且可降低生产成本。

[0019] 图1为绘示根据本揭露的一或多个实施例的各种方面的用于制作半导体装置的方法的流程图。方法100开始于其中接收半导体衬底的操作110。方法100继续其中在半导体衬底中形成第一隔离结构的操作120。方法100继续其中从上表面部分去除第一隔离结构的一部分以形成具有凹形轮廓的栅极介电质的操作130。方法100继续其中在栅极介电质上方形成栅极电极的操作140。方法继续其中在栅极介电质的对置侧上的半导体衬底中形成一对源极/漏极区域的操作150。

[0020] 方法100仅为一实例，且不意在限制本揭露超出权利要求书中所明确叙述的内容。可在方法100之前、方法100期间及方法100之后提供额外操作，且可针对方法的额外实施例替换、消除或移动所描述的一些操作。

[0021] 图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J及2K为根据本揭露的一或多个实施例的制作半导体装置的各种操作的一者的示意图。如图2A中所展示，接收半导体衬底10。半导体衬底10可包括块体衬底或复合衬底。在一些实施例中，半导体衬底10的材料可包括例如硅、锗等等的元素半导电材料或例如III-V族半导体材料的化合物半导体材料(其包括GaAsP、AlGaAs、GaInP、GaInAsP等等)。在一些实施例中，半导体衬底10可(但不限于)经例如P型掺杂。牺牲结构12形成于半导体衬底10的上表面10U上方。举例来说，牺牲结构12可包括衬垫层121及掩模层122。衬垫层121可包括(但不限于)可通过热氧化来形成的氧化硅层。衬垫层
121可经配置为半导体衬底10与掩模层122之间的粘着层。在一些实施例中，衬垫层121还可经配置为蚀刻停止层。在一些实施例中，掩模层122可包括通过例如低压化学气相沉积(LPCVD)等等的沉积来形成的氮化硅层。掩模层122经配置为用于后续光刻操作的蚀刻掩模。

[0022] 如图2B中所展示，在掩模层122上方形成光阻层14。光阻层14包括部分曝光掩模层122的开口14A。在一些实施例中，光阻层14可包括光阻层且可通过曝光及显影操作来图案化。可透过开口14A蚀刻掩模层122及衬垫层121以部分曝光下伏半导体衬底10。通过(例如)蚀刻来部分去除曝光半导体衬底10以形成多个沟槽10T。可通过选择不同蚀刻操作及/或蚀刻参数来控制沟槽10T的边缘轮廓。在一些实施例中，沟槽10T可具有倾斜边缘轮廓、垂直边缘轮廓或曲形边缘轮廓。在图2B中，根据一些实施例来绘制沟槽10T的倾斜边缘轮廓及垂直边缘轮廓。

[0023] 接着，如图2C中所展示，可去除光阻层14。绝缘材料20形成于牺牲层12上方及沟槽10T中。在一些实施例中，绝缘材料20的材料可包括氧化硅、氮化硅、氮氧化硅等等。可使用例如等离子体增强化学气相沉积(PECVD)、选择性区域化学气相沉积(SACVD)等等的适合沉积技术来形成绝缘材料20。在一些实施例中，可在形成绝缘材料20之前于沟槽10T的底部及侧壁上形成内衬氧化层。在一些实施例中，内衬氧化层可包括通过氧化等等来形成于半导体衬底10的曝光表面上的热氧化层。在一些其它实施例中，可通过例如原子层沉积(ALD)等等的沉积来形成内衬氧化层。

[0024] 如图2D中所展示，可执行例如化学机械抛光(CMP)操作的平坦化操作以去除掩模层122上方的绝缘材料20的多余部分以形成多个隔离结构。在一些实施例中，掩模层122可经配置为CMP停止层。在隔离结构中，第一隔离结构22可经配置以形成半导体装置的栅极介电质，而第二隔离结构24可经配置为浅沟槽隔离(STI)。

[0025] 如图2E中所展示，从半导体衬底10的上表面10U去除掩模层122及衬垫层121。可通过例如湿式蚀刻的蚀刻来去除掩模层122及衬垫层121。在一些实施例中，可执行清洁操作来清洁半导体衬底10的上表面10U。在一些实施例中，可通过相同操作来同时形成第一隔离结构22及第二隔离结构24，因此，第一隔离结构22的上表面22U大体上与第二隔离结构24的上表面24U齐平，且第一隔离结构22的下表面22B大体上与第二隔离结构24的下表面24B齐平。在一些实施例中，第一隔离结构22的上表面22U大体上(但不限于)与半导体衬底10的上表面10U齐平。

[0026] 如图2F中所展示，在半导体衬底10中形成一对第一阱区30。在一些实施例中，具有开口32A的光阻层32形成于半导体衬底10上方以部分曝光半导体衬底10。接着，透过开口32A执行杂质植入以在半导体衬底10中形成第一阱区对30。在一些实施例中，将制造高电压NMOS装置，且第一阱区对30具有N型掺杂类型且经配置为高电压N阱(HVNW)。半导体衬底10可具有例如P型的相反掺杂类型。在一些其它实施例中，将制造高电压PMOS装置，且第一阱区对30具有P型掺杂类型且经配置为高电压P阱(HVPW)。半导体衬底10可具有例如N型的相反掺杂类型。

[0027] 如图2G中所展示，去除光阻层32。第二阱区34形成于半导体衬底10中。在一些实施例中，具有开口36A的另一光阻层36形成于半导体衬底10上方以部分曝光半导体衬底10。接着，透过开口36A执行另一杂质植入以在半导体衬底10中形成第二阱区34。第二阱区34具有与第一阱区对30的掺杂类型相反的掺杂类型(例如P型)，且第二阱区34经配置为高电压P阱(HVPW)。第二阱区34安置于第一隔离结构22下方。第二阱区34安置于第一阱区对30之间，使得第一阱区对30被第二阱区34分开。在一些实施例中，第一阱区对30相对于第二阱区34对称布置。在一些实施例中，一或多个第三阱区38可与第二阱区34一起形成。第三阱区38可(但不限于)具有相同于第二阱区34的掺杂类型及掺杂浓度。

[0028] 如图2H中所展示，去除光阻层36。从上表面22U部分去除第一隔离结构22的一部分以形成延伸到第一隔离结构22中的具有底部22RB的凹槽22R。在一些实施例中，可通过光刻操作来形成凹槽22R。举例来说，光阻层40形成于半导体衬底10上方，其中开口40A部分曝光第一隔离结构22。接着，执行蚀刻操作以蚀刻第一隔离结构22而形成凹槽22R。

[0029] 如图2I中所展示，去除光阻层40，且第一隔离结构22可形成具有凹形轮廓的栅极介电质23。在一些实施例中，栅极介电质23的深度(例如由下界面23B指示)大体上相同于第二隔离结构24的深度(例如由下界面24B指示)。在一些实施例中，栅极介电质23可包括第一部分231及第二部分232。第一部分231安置于凹槽22R的底部中且沿第一方向D1延伸。第二部分232连接到第一部分231且沿第二方向D2延伸。第一部分231及第二部分232共同形成凹形轮廓，使得第一部分231的上边界231U低于半导体衬底10的上表面10U。举例来说，第一方向D1大体上为侧向方向，且第二方向D2大体上为垂直方向。在一些其它实施例中，第二方向D2可为相对于第一方向D1倾斜的方向。

[0030] 可基于不同半导体装置的不同要求来配置栅极介电质23的厚度。例如，当栅极介电质23用于HVMOS装置中时，栅极介电质23的厚度(例如第一部分231的厚度)大体上在从约800埃到约1200埃的范围内。可基于第一隔离结构22的厚度、栅极介电质23的厚度及待形成的栅极电极的厚度来决定凹槽22R的深度。例如，凹槽22R的深度经选择使得栅极介电质23的厚度可满足HVMOS装置的电压维持要求。还考量待形成的栅极电极的厚度以决定凹槽22R的深度，使得栅极电极的上表面与半导体衬底10的上表面10U之间的高度差可被控制。

[0031] 如图2J中所展示，在栅极介电质23上方形成栅极电极42。栅极电极42由例如掺杂半导电材料(例如掺杂多晶硅)或其它适合导电材料(例如金属)的(若干)导电材料形成。在一些实施例中，栅极电极42可具有凹形轮廓。例如，栅极电极42可包括第一区段421及连接到第一区段421的第二区段422。第一区段421可安置于第一部分231上方，且第二区段422可沿第二部分232延伸。在一些实施例中，第一区段421的上表面421U低于半导体衬底10的上表面10U，而第二区段422的上表面422U可高于、低于或等于半导体衬底10的上表面10U。在一些其它实施例中，第一区段421的上表面421U可高于或大体上齐平于半导体衬底10的上表面10U。在一些实施例中，间隔件27可形成于栅极电极23的对置侧上。

[0032] 在一些实施例中，栅极电极42邻接栅极介电质23的第一部分231及第二部分232。可基于不同装置的不同要求来配置栅极电极42的厚度。例如，栅极电极42的厚度(例如第一区段421的厚度)大体上在从约600埃到约1200埃的范围内。

[0033] 如图2K中所展示，在栅极介电质23的对置侧上的半导体衬底10中形成一对源极/漏极区域44。源极/漏极区域对44分别安置于且电连接到第一阱区对30上方。在一些实施例中，源极/漏极区域对44的掺杂类型相同于第一阱区对30的掺杂类型，且源极/漏极区域对44的掺杂浓度高于第一阱区对30的掺杂浓度。在一些实施例中，一或多个接触区域46可形成于半导体衬底10中且分别电连接到第三阱区38。在一些实施例中，接触区域对46的掺杂类型相同于第三阱区38的掺杂类型，且接触区域46的掺杂浓度高于第三阱区38的掺杂浓度。在一些实施例中，接触区域46可经配置以透过第三阱区38向半导体衬底10提供电压。

[0034] 在一些实施例中，在半导体衬底10上方形成层间介电质(ILD)50以覆盖栅极电极42。因此，形成半导体装置1。在一些实施例中，栅极介电质23的厚度可具有从约800埃到约
1200埃的范围，且栅极电极42的厚度在从约600埃到约1200埃的范围内。ILD50的厚度可小于栅极介电质23的厚度及栅极电极42的厚度的总和。例如，ILD 50的厚度可为约1300埃。由于栅极介电质23的凹形轮廓，ILD 50可覆盖栅极电极42。

[0035] 在一些实施例中，半导体装置1为对称NMOS装置。半导体衬底10可为P型衬底。第一阱区30可为N型。第二阱区34及第三阱区38可为P型。

[0036] 参考图3。图3为根据本揭露的一些实施例的半导体装置的示意图。如图3中所展示，半导体装置2可包括一体地形成于半导体衬底10上方的第一半导体装置2A及第二半导体装置2B。在一些实施例中，第一半导体装置2A可为例如图2K中所绘示的半导体装置1的HVMOS装置，且描述第一半导体装置2A的细节。在一些其它实施例中，第一半导体装置2A可为本揭露的其它实施例中所绘示的半导体装置3、4、5或6。第二半导体装置2B可为逻辑装置、中电压MOS(MVMOS)装置、低电压MOS(LVMOS)装置等等。第二半导体装置2B可包括阱70、第二栅极介电质72、第二栅极电极74、一对第二源极/漏极区域76及第二间隔件78。第二栅极介电质72位于半导体衬底10上方。与第一半导体装置2A的栅极介电质23相比，第二栅极介电质72较薄，且可形成于半导体衬底10的平坦部分上方。第二栅极介电质72具有高于半导体衬底10的上表面10U的第二上边界72U。第二栅极电极74安置于第二栅极介电质72上方。第二源极/漏极区域对76安置于第二栅极介电质72的对置侧上的半导体衬底10中。在一些实施例中，第二半导体装置2B可进一步包括第二栅极电极74的对置侧上的第二间隔件78。半导体装置2进一步包括覆盖栅极电极42及第二栅极电极74的ILD 50。

[0037] 针对例如第一半导体装置2A的HVMOS装置，栅极介电质23常采用较厚厚度来维持高电压。HV装置的较厚栅极介电质厚度要求使制造难以与常采用较薄栅极介电质及较薄层间介电质(ILD)的其它半导体装置(例如第二半导体装置2B)(其配置为逻辑装置、MVMOS装置或LVMOS装置)集成。由于ILD 50由第一半导体装置2A及第二半导体装置2B共享，所以ILD 50需要满足第一半导体装置2A及第二半导体装置2B两者的要求。举例来说，HVMOS装置的栅极介电质23的厚度可具有从约800埃到约1200埃的范围，且HVMOS装置的栅极电极42的厚度在从约600埃到1200埃的范围内。ILD 50的厚度不能太厚以满足逻辑装置的要求，但有时可降低到约1300埃。在这一情况中，栅极介电质23及栅极电极42的总厚度可超过ILD 50的厚度。在这一情况中，HVMOS装置的栅极电极42的上表面可超过ILD 50且因此未由ILD 50覆盖。此挑战在高级半导体制造中(例如在28纳米或超过28纳米节点制造中)变得越发严峻。
由于栅极介电质23的凹形轮廓，栅极电极42被降低，使得ILD 50可覆盖第一半导体装置2A的栅极电极42及第二半导体装置2B的第二栅极电极74两者。

[0038] 半导体装置及其制作方法不受限于上述实施例，而是可具有其它不同实施例。为简化描述且为便于比较本揭露的各实施例，使用相同元件符号来标记以下各实施例中的相同组件。为较容易比较实施例之间的差异，以下描述将详解不同实施例之间的差别且将不冗余描述相同特征。

[0039] 图4为根据本揭露的一些实施例的半导体装置的示意图。如图4中所展示，与图2K的半导体装置1相比，半导体装置3进一步包括半导体衬底10的上表面上方的ILD 50及ILD 50中的多个接触通路52。接触通路52可电连接到栅极电极42、源极/漏极区域对44及/或接触区域46以提供信号到或接收信号从栅极电极42、源极/漏极区域对44及/或接触区域46。
半导体装置3可进一步包括互连结构60，其包括一或多个金属间介电质(IMD)62及例如重布层(RDL)的电路层64。半导体装置3可进一步包括透过互连结构60及互连结构60上方的钝化层82电连接到栅极电极42、源极/漏极区域对44及/或接触区域46的接触垫80。

[0040] 如图4中所展示，栅极电极42及栅极介电质23的至少一部分低于半导体衬底10的上表面10U。因此，可降低栅极电极42的电平。因此，ILD 50可覆盖栅极电极42，且接触通路52可延伸穿过ILD 50而电连接到栅极电极42，即使ILD 50的厚度薄于栅极介电质23及栅极电极42的总厚度。

[0041] 图5为根据本揭露的一些实施例的半导体装置的示意图。如图5中所展示，与图2K的半导体装置1相比，半导体装置4可为对称PMOS装置。半导体装置4可进一步包括形成于第一阱区30、第二阱区34及第三阱区38下方的P型半导体衬底10中的N型深阱区39。第一阱区30可为P型。第二阱区34及第三阱区38可为N型。在一些实施例中，接触区域46可经配置以透过第三阱区38向深阱区39提供电压。在一些实施例中，半导体装置4可进一步包括一或多个第四阱区41及电连接到第四阱区41的一或多个接触区域43。第四阱区41及接触区域43可为P型，且接触区域43的掺杂浓度高于第四阱区41的掺杂浓度。在一些实施例中，接触区域43可经配置以透过第四阱区41向半导体衬底10提供电压。

[0042] 图6为根据本揭露的一些实施例的半导体装置的示意图。如图6中所展示，与半导体装置1相比，半导体装置5为不对称NMOS装置，其中第一阱区对30相对于第二阱区34不对称布置。半导体衬底10为P型。在一些实施例中，第一阱区对30可具有例如N型的相同掺杂类型但不同掺杂浓度。例如，第一阱区对30的一者比另一第一阱区30小及浅且由第二阱区34包围。较小及较浅第一阱区30可(但不限于)具有高于另一第一阱区30的掺杂浓度。第二阱区34为P型。在一些实施例中，半导体装置5进一步包括位于半导体衬底10中且电连接到第二阱区34的接触区域45。接触区域45可具有相同于第二阱区34的掺杂类型的掺杂类型(例如P型)，但接触区域45的掺杂浓度高于第二阱区34的掺杂浓度。接触区域45可经配置以透过第二阱区34向半导体衬底10提供电压。

[0043] 图7为根据本揭露的一些实施例的半导体装置的示意图。如图7中所展示，半导体装置6为不对称PMOS装置，其中第一阱区对30相对于第二阱区34不对称布置。与半导体装置5相比，半导体装置6可进一步包括形成于第一阱区30、第二阱区34及第三阱区38下方的P型半导体衬底10中的N型深阱区39。第一阱区30可为P型。第二阱区34及第三阱区38可为N型。
在一些实施例中，接触区域46可经配置以透过第三阱区38向深阱区39提供电压。在一些实施例中，半导体装置6可进一步包括一或多个第四阱区41及电连接到第四阱区41的一或多个接触区域43。第四阱区41及接触区域43可为P型，且接触区域43的掺杂浓度高于第四阱区
41的掺杂浓度。在一些实施例中，接触区域43可经配置以透过第四阱区41向半导体衬底10提供电压。

[0044] 在本揭露的一些实施例中，提供例如HVMOS装置的半导体装置及其制作方法。与例如中电压金属氧化物半导体(MVMOS)装置、低电压金属氧化物半导体(LVMOS)装置或逻辑MOS装置的其它半导体装置相比，HVMOS装置具有较厚栅极介电质，因此，HVMOS装置的制造无法与其它半导体装置相容。例如，归因于电容考量，用于逻辑装置的ILD不能太厚以覆盖HVMOS装置的栅极电极。从例如STI的隔离结构凹进的半导体装置的栅极介电质降低栅极电极的上表面，同时仍可达成较厚栅极介电质厚度。因此，具有降低栅极电极的HVMOS装置可与其它半导体装置一体成型，且与相同衬底上的另一装置区域上的其它半导体装置共享相同ILD厚度。因此，可简化制作操作，且可降低生产成本。

[0045] 在一些实施例中，一种半导体装置包括半导体衬底、栅极介电质、栅极电极及一对源极/漏极区域。所述栅极介电质安置于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的上边界的凹形轮廓。所述栅极电极安置于所述栅极介电质上方。所述对源极/漏极区域安置于所述栅极介电质的对置侧上。

[0046] 在一些实施例中，一种半导体装置包括半导体衬底、第一半导体装置及第二半导体装置。所述第一半导体装置包括第一栅极介电质、第一栅极电极及一对第一源极/漏极区域。所述第一栅极介电质安置于所述半导体衬底中以具有界定低于所述半导体衬底的上表面的第一上边界的凹形轮廓。所述第一栅极电极安置于所述第一栅极介电质上方。所述对第一源极/漏极区域安置于所述第一栅极介电质的对置侧上。所述第二半导体装置包括第二栅极介电质、第二栅极电极及一对第二源极/漏极区域。所述第二栅极介电质安置于所述半导体衬底上方，其中所述第二栅极介电质具有高于所述半导体衬底的所述上表面的第二上边界。所述第二栅极电极安置于所述第二栅极介电质上方。所述对第二源极/漏极区域安置于所述第二栅极介电质的对置侧上。

[0047] 在一些实施例中，一种用于制作半导体装置的方法包括以下操作。接收半导体衬底。在所述半导体衬底中形成第一隔离结构。从上表面部分去除所述第一隔离结构的一部分以形成具有凹形轮廓的栅极介电质。在所述凹槽中及所述第一隔离结构的所述上表面上方形成栅极电极。在所述栅极介电质的对置侧上的所述半导体衬底中形成一对源极/漏极区域。

[0048] 上文已概述若干实施例的结构，使得所属领域的技术人员可优选理解本揭露的方面。所属领域的技术人员应了解，其可易于将本揭露用作用于设计或修改用于实施相同目的及/或达成本文中所引入的实施例的相同优点的其它程序及结构的基础。所属领域的技术人员还应认知，这些等效构建不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替换及更改。

[0049] 符号说明

[0050] 1 半导体装置

[0051] 2 半导体装置

[0052] 2A 第一半导体装置

[0053] 2B 第二半导体装置

[0054] 3 半导体装置

[0055] 4 半导体装置

[0056] 5 半导体装置

[0057] 6 半导体装置

[0058] 10 半导体衬底

[0059] 10U 上表面

[0060] 10T 沟槽

[0061] 12 牺牲结构/牺牲层

[0062] 14 光阻层

[0063] 14A 开口

[0064] 20 绝缘材料

[0065] 22 第一隔离结构

[0066] 22B 下表面

[0067] 22R 凹槽

[0068] 22RB 底部

[0069] 22U 上表面

[0070] 23 栅极介电质

[0071] 23B 下界面

[0072] 24 第二隔离结构

[0073] 24B 下表面/下界面

[0074] 24U 上表面

[0075] 27 间隔件

[0076] 30 第一阱区

[0077] 32 光阻层

[0078] 32A 开口

[0079] 34 第二阱区

[0080] 36 光阻层

[0081] 36A 开口

[0082] 38 第三阱区

[0083] 39 N型深阱区

[0084] 40 光阻层

[0085] 40A 开口

[0086] 41 第四阱区

[0087] 42 栅极电极

[0088] 43 接触区域

[0089] 44 源极/漏极区域

[0090] 45 接触区域

[0091] 46 接触区域

[0092] 50 层间介电质(ILD)

[0093] 52 接触通路

[0094] 60 互连结构

[0095] 62 金属间介电质(IMD)

[0096] 64 电路层

[0097] 70 阱

[0098] 72 第二栅极介电质

[0099] 72U 第二上边界

[0100] 74 第二栅极电极

[0101] 76 第二源极/漏极区域

[0102] 78 第二间隔件

[0103] 80 接触垫

[0104] 82 钝化层

[0105] 100 方法

[0106] 110 操作

[0107] 120 操作

[0108] 121 衬垫层

[0109] 122 掩模层

[0110] 130 操作

[0111] 140 操作

[0112] 150 操作

[0113] 231 第一部分

[0114] 231U 上边界

[0115] 232 第二部分

[0116] 421 第一区段

[0117] 421U 上表面

[0118] 422 第二区段

[0119] 422U 上表面

[0120] D1 第一方向

[0121] D2 第二方向

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半导体装置及其制作方法

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