技术领域
[0001] 本
发明涉及一种
半导体集成
电路，特别是涉及一种静态
随机存取存储器(SRAM)。
背景技术
[0002] 静态随机读取存储器由于速度快，不需要刷新电路即能保存内部存储数据的优点，主要作为
中央处理器(CPU)与主存之间的高速缓存，但其功耗较大，发热高，集成度低等缺点使其主要用于关键性系统以提高效率。随着集成电路制造工艺
节点的演进以及鳍式
场效应晶体管(FinFET)制造技术的成熟，基于FinFET的SRAM的尺寸越来越小，但由于器件亚
阈值摆幅(SS)室温物理极限值约60mV/dec，SS表示每改变10倍的亚阈值
电流时栅极
电压的改变量，SS的室温物理极限值导致SRAM操作电压难以降低，其能耗高的问题亟待解决。
[0003] 如图1所示，是现有静态随机存取存储器的存储单元的电路图，该静态随机存取存储器是基于FinFET；如图2所示，是现有静态随机存取存储器的版图；现有静态随机存取存储器包括由多个存储单元101行列排列而成的阵列结构。
[0004] 各所述存储单元101包括第一传输管PG101、第二传输管PG102、第一上拉管PL101、第二上拉管PL102、第一下拉管PD101和第二下拉管PD102；所述第一传输管PG101、所述第二传输管PG102、所述第一下拉管PD101和所述第二下拉管PD102都为NMOS管，所述第一上拉管PL101和所述第二上拉管PL102都为PMOS管。
[0005] 所述NMOS管和所述PMOS管都采用鳍式场效应晶体管。
[0006] 如图2所示，各所述鳍式场效应晶体管包括鳍体104、栅极结构、源区和漏区；所述鳍体104由图形化的半导体衬底组成。
[0007] 所述鳍体104和所述栅极结构的延伸方向垂直，如图2所示，所述栅极结构的延伸方向即栅极条形105的延伸方向；在沿所述栅极结构的延伸方向上，所述栅极结构
覆盖在所述鳍体104的两侧面或者所述栅极结构覆盖在所述鳍体104的两侧面和顶部表面，被所述栅极结构所覆盖的所述鳍体104的侧面或顶部表面形成
沟道；在沿所述鳍体104的延伸方向上，所述源区和所述漏区形成在所述栅极结构的两侧，所述源区和所述漏区通过沟道相连接。
[0008] 所述栅极结构包括栅介质层和栅极导电材料层，所述栅极导电材料层会通过顶部对应的
接触孔108连接到由
正面金属层互连结构形成的栅引出
电极。
[0009] 如图2所示，各所述存储单元101中，所述第一传输管PG101的所述栅
引出电极和所述第二传输管PG102的所述栅引出电极分别通过如图2中的标记107c和107d对应的接触孔连接到由正面金属层(未示出)组成的字线WL，标记106a和106b也是对应的接触孔的标记，标记109对应的右斜线图形区域对应于接触孔切断(CT cut)结构，接触孔切断109使对应的接触孔106a和107c之间断开连接以及使对应的接触孔106b和107d之间断开连接。图2所示的版图中，未画出正面金属层的版图。
[0010] 所述第一传输管PG101的源区通过接触孔106c连接到由正面金属层组成的第一位线BL，所述第二传输管PG102的源区通过接触孔106d连接到由正面金属层组成的第二位线BLB，所述第二位线BLB为所述第一位线BL的反
相位线。由图2可以看出，在接触孔106c和106d对应的条形结构两侧都设置有对应的接触孔切断109。
[0011] 所述第一传输管PG101的漏区、所述第一上拉管PL101的漏区、所述第一下拉管PD101的漏区、所述第二上拉管PL102的栅引出电极和所述第二下拉管PD102的栅引出电极都连接到第一存储节点107a。
[0012] 所述第二传输管PG102的漏区、所述第二上拉管PL102的漏区、所述第二下拉管PD102的漏区、所述第一上拉管PL101的栅引出电极和所述第一下拉管PD101的栅引出电极都连接到第二存储节点107b，所述第一存储节点107a和所述第二存储节点107b互为反相且互
锁。
[0013] 所述第一上拉管PL101的源区和所述第二上拉管PL102的源区都连接到
电源电压VCC。
[0014] 所述第一下拉管PD101的源区和所述第二下拉管PD102的源区都接地VSS。
[0015] 在各所述存储单元101的版图结构上：
[0016] 所述第一传输管PG101的鳍体104和所述第一下拉管PD101的鳍体104都由第一条鳍体104a组成。
[0017] 所述第一上拉管PL101的鳍体104由第二条鳍体104b组成。
[0018] 所述第二上拉管PL102的鳍体104由第三条鳍体104c组成。
[0019] 所述第二传输管PG102的鳍体104和所述第二下拉管PD102的鳍体104都由第四条鳍体104d组成。为了更清楚的表示所述第一条鳍体、所述第二条鳍体、所述第三条鳍体和所述第四条鳍体，这四条鳍体分别单独用标记104a、104b、104c和104d表示。
[0020] 所述第一条鳍体104a、所述第二条鳍体104b、所述第三条鳍体104c和所述第四条鳍体104d互相平行且沿做和各所述鳍体104垂直的方向排列。
[0021] 在各所述存储单元101的版图结构上：
[0022] 所述第一传输管PG101的栅极导电材料层、所述第二上拉管PL102的栅极导电材料层和所述第二下拉管PD102的栅极导电材料层都在第一栅极条形105a上延伸，且所述第二上拉管PL102的栅极导电材料层和所述第二下拉管PD102的栅极导电材料层连接在一起，所述第一传输管PG101的栅极导电材料层和所述第二上拉管PL102的栅极导电材料层之间断开连接。
[0023] 所述第一下拉管PD101的栅极导电材料层、所述第一上拉管PL101的栅极导电材料层和所述第二传输管PG102的栅极导电材料层都在第二栅极条形105b上延伸，且所述第一上拉管PL101的栅极导电材料层和所述第一下拉管PD101的栅极导电材料层连接在一起，所述第二传输管PG102的栅极导电材料层和所述第一上拉管PL101的栅极导电材料层之间断开连接。
[0024] 所述第一栅极条形105a和所述第二栅极条形105b平行。
[0025] 所述第一传输管PG101和所述第一下拉管PD101共用漏区，所述第二传输管PG102和所述第二下拉管PD102共用漏区。
[0026] 所述第一下拉管PD101的漏区、所述第一上拉管PL101的漏区和所述第二上拉管PL102的栅引出电极之间通过接触孔106a连接在一起并形成所述第一存储节点107a。
[0027] 所述第二下拉管PD102的漏区、所述第二上拉管PL102的漏区和所述第一上拉管PL101的栅引出电极之间通过接触孔106b连接在一起并形成所述第二存储节点107b。
[0028] 所述第一存储节点107a和所述第二存储节点107b位于所述第一栅极条形105a和所述第二栅极条形105b之间。
[0029] 所述第一位线BL和所述第二位线BLB都和所述第一栅极条形105a平行，所述第一位线BL位于所述第一栅极条形105a的外侧，所述第二位线BLB位于所述第二栅极条形105b的外侧。
[0030] 图2中详细描述了一个所述存储单元101的结构，对于整个所述阵列结构，各所述存储单元101的结构相同，版图结构也相同或者互相呈镜像结构。
发明内容
[0031] 本发明所要解决的技术问题是提供一种静态随机存取存储器，能降低静态随机存取存储器的晶体管的亚阈值摆幅，从而能降低存储器的操作电压，降低能耗和发热量。
[0032] 为解决上述技术问题，本发明提供的静态随机存取存储器包括由多个存储单元行列排列而成的阵列结构。
[0033] 各所述存储单元包括第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管和第二下拉管；所述第一传输管、所述第二传输管、所述第一下拉管和所述第二下拉管都为NMOS管，所述第一上拉管和所述第二上拉管都为PMOS管。
[0034] 所述NMOS管和所述PMOS管都采用鳍式场效应晶体管。
[0035] 各所述鳍式场效应晶体管包括鳍体、栅极结构、源区和漏区；所述鳍体由图形化的半导体衬底组成，所述鳍体和所述栅极结构的延伸方向垂直；在沿所述栅极结构的延伸方向上，所述栅极结构覆盖在所述鳍体的两侧面或者所述栅极结构覆盖在所述鳍体的两侧面和顶部表面，被所述栅极结构所覆盖的所述鳍体的侧面或顶部表面形成沟道；在沿所述鳍体的延伸方向上，所述源区和所述漏区形成在所述栅极结构的两侧，所述源区和所述漏区通过沟道相连接。
[0036] 所述栅极结构包括栅介质层和栅极导电材料层，在延伸到所述鳍体外部的所述栅极导电材料层的表面上形成有负电容材料层，引出所述栅极导电材料层的接触孔形成在所述负电容材料层的顶部，通过所述负电容材料层顶部的接触孔连接到由正面金属层互连结构形成的栅引出电极；所述负电容材料层在所述栅极导电材料层和所述栅引出电极之间形成负电容并
串联在由所述半导体衬底、所述栅介质层和所述栅极导电材料层组成的介质层电容上，以降低所述鳍式场效应晶体管的亚阈值摆幅。
[0037] 进一步的改进是，各所述存储单元中，所述第一传输管的所述栅引出电极和所述第二传输管的所述栅引出电极都连接到由正面金属层组成的字线，所述第一传输管的源区通过接触孔连接到由正面金属层组成的第一位线，所述第二传输管的源区通过接触孔连接到由正面金属层组成的第二位线，所述第二位线为所述第一位线的反相位线。
[0038] 所述第一传输管的漏区、所述第一上拉管的漏区、所述第一下拉管的漏区、所述第二上拉管的栅引出电极和所述第二下拉管的栅引出电极都连接到第一存储节点。
[0039] 所述第二传输管的漏区、所述第二上拉管的漏区、所述第二下拉管的漏区、所述第一上拉管的栅引出电极和所述第一下拉管的栅引出电极都连接到第二存储节点，所述第一存储节点和所述第二存储节点互为反相且互锁。
[0040] 所述第一上拉管的源区和所述第二上拉管的源区都连接到电源电压。
[0041] 所述第一下拉管的源区和所述第二下拉管的源区都接地。
[0042] 进一步的改进是，在各所述存储单元的版图结构上：
[0043] 所述第一传输管的鳍体和所述第一下拉管的鳍体都由第一条鳍体组成。
[0044] 所述第一上拉管的鳍体由第二条鳍体组成。
[0045] 所述第二上拉管的鳍体由第三条鳍体组成。
[0046] 所述第二传输管的鳍体和所述第二下拉管的鳍体都由第四条鳍体组成。
[0047] 所述第一条鳍体、所述第二条鳍体、所述第三条鳍体和所述第四条鳍体互相平行且沿做和各所述鳍体垂直的方向排列。
[0048] 进一步的改进是，在各所述存储单元的版图结构上：
[0049] 所述第一传输管的栅极导电材料层、所述第二上拉管的栅极导电材料层和所述第二下拉管的栅极导电材料层都在第一栅极条形上延伸，且所述第二上拉管的栅极导电材料层和所述第二下拉管的栅极导电材料层连接在一起，所述第一传输管的栅极导电材料层和所述第二上拉管的栅极导电材料层之间断开连接。
[0050] 所述第一下拉管的栅极导电材料层、所述第一上拉管的栅极导电材料层和所述第二传输管的栅极导电材料层都在第二栅极条形上延伸，且所述第一上拉管的栅极导电材料层和所述第一下拉管的栅极导电材料层连接在一起，所述第二传输管的栅极导电材料层和所述第一上拉管的栅极导电材料层之间断开连接。
[0051] 所述第一栅极条形和所述第二栅极条形平行。
[0052] 进一步的改进是，所述第一传输管和所述第一下拉管共用漏区，所述第二传输管和所述第二下拉管共用漏区。
[0053] 所述第一下拉管的漏区、所述第一上拉管的漏区和所述第二上拉管的栅引出电极之间通过接触孔连接在一起并形成所述第一存储节点。
[0054] 所述第二下拉管的漏区、所述第二上拉管的漏区和所述第一上拉管的栅引出电极之间通过接触孔连接在一起并形成所述第二存储节点。
[0055] 所述第一存储节点和所述第二存储节点位于所述第一栅极条形和所述第二栅极条形之间。
[0056] 进一步的改进是，所述第一位线和所述第二位线都和所述第一栅极条形平行，所述第一位线位于所述第一栅极条形的外侧，所述第二位线位于所述第二栅极条形的外侧。
[0057] 进一步的改进是，所述负电容材料层的材料包括
铁电材料。
[0058] 进一步的改进是，所述负电容材料层所采用的铁电材料包括含Zr、Ba或Sr的材料。
[0059] 进一步的改进是，所述负电容材料层所采用的铁电材料包括HfZrO2、BaTiO3、KH2PO4或NBT。
[0060] 进一步的改进是，在所述负电容材料层和所述栅极导电材料层之间形成有第一界面
缓冲层，在所述负电容材料层和顶部对应的所述接触孔之间形成有第二界面缓冲层。
[0061] 进一步的改进是，在版图结构上，各所述负电容材料层的俯视面结构呈长方形，所述负电容材料层的长度边和对应的所述栅极导电材料层的延伸方向平行。
[0062] 所述负电容材料层的宽度大于等于所述栅极导电材料层的宽度，在所述栅极导电材料层的宽度方向上，所述负电容材料层延伸到所述栅极导电材料层的外侧。
[0063] 或者，所述负电容材料层的宽度小于所述栅极导电材料层的宽度。
[0064] 进一步的改进是，所述栅介质层的材料包括
氧化
硅、氮氧化硅或高
介电常数材料。
[0065] 进一步的改进是，所述高介电常数材料包括二氧化铪。
[0066] 进一步的改进是，所述栅极导电材料层的材料为
多晶硅。
[0067] 进一步的改进是，所述栅极导电材料层的材料为金属。
[0068] 进一步的改进是，所述栅极导电材料层的金属材料包括Al或W。
[0069] 进一步的改进是，在所述NMOS管对应的鳍式场效应晶体管中，所述源区和所述漏区都为N+掺杂，所述鳍体为P型掺杂。
[0070] 在所述PMOS管对应的鳍式场效应晶体管中，所述源区和所述漏区都为P+掺杂，所述鳍体为N型掺杂。
[0071] 本发明的静态随机存取存储器的晶体管都采用鳍式场效应晶体管，鳍体和栅极结构的延伸方向垂直，本发明在延伸到鳍体外部的栅极导电材料层的表面上形成有负电容材料层，引出栅极导电材料层的接触孔形成在负电容材料层的顶部并从而在栅极结构的介质层电容的
基础上串联一个负电容，由于负电容具有电压放大的作用，故能使外部栅极电压传递到沟道表面电压增加，能使较小的外部栅极电压的变化能产生更大的亚阈值电流的变化，从而能降低亚阈值摆幅，并从而能降低存储器的操作电压，降低能耗和发热量。
[0072] 另外，本发明的负电容材料层设置在栅极导电材料层顶部且位于栅极导电材料层对应的接触孔的区域，故本发明的负电容材料层并不需要设置在栅极结构中的栅介质层和栅极导电材料层之间，具有工艺结构简单且对栅极结构不会造成不利影响的特点，方便实现工艺集成。
附图说明
[0073] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0074] 图1是现有静态随机存取存储器的存储单元的电路图；
[0075] 图2是现有静态随机存取存储器的版图；
[0076] 图3是本发明
实施例静态随机存取存储器的存储单元的电路图；
[0077] 图4是本发明实施例所采用的鳍式场效应晶体管的结构示意图；
[0078] 图5是本发明实施例静态随机存取存储器的版图。
具体实施方式
[0079] 如图3所示，是本发明实施例静态随机存取存储器的存储单元1的电路图；如图4所示，是本发明实施例所采用的鳍式场效应晶体管的结构示意图；如图5所示，是本发明实施例静态随机存取存储器的版图；本发明实施例静态随机存取存储器包括由多个存储单元1行列排列而成的阵列结构。
[0080] 各所述存储单元1包括第一传输管PG1、第二传输管PG2、第一上拉管PL1、第二上拉管PL2、第一下拉管PD1和第二下拉管PD2；所述第一传输管PG1、所述第二传输管PG2、所述第一下拉管PD1和所述第二下拉管PD2都为NMOS管，所述第一上拉管PL1和所述第二上拉管PL2都为PMOS管。
[0081] 所述NMOS管和所述PMOS管都采用鳍式场效应晶体管。
[0082] 如图2所示，各所述鳍式场效应晶体管包括鳍体4、栅极结构、源区201和漏区202；所述鳍体4由图形化的半导体衬底组成。
[0083] 所述鳍体4和所述栅极结构的延伸方向垂直，如图5所示，所述栅极结构的延伸方向即栅极条形5的延伸方向，图4的剖面结构为沿所述鳍体4的延伸方向的剖面结构；在沿所述栅极结构的延伸方向上，所述栅极结构覆盖在所述鳍体4的两侧面或者所述栅极结构覆盖在所述鳍体4的两侧面和顶部表面，被所述栅极结构所覆盖的所述鳍体4的侧面或顶部表面形成沟道；在沿所述鳍体4的延伸方向上，所述源区201和所述漏区202形成在所述栅极结构的两侧，所述源区201和所述漏区202通过沟道相连接。
[0084] 所述栅极结构包括栅介质层203和栅极导电材料层204，在延伸到所述鳍体4外部的所述栅极导电材料层204的表面上形成有负电容材料层205，图4中，为了很好的表示所述负电容材料层205位于所述栅极导电材料层204的表面上，将负电容材料层205也放置在图4中；从图5所示的版图结构可以看出，并不是在所有所述栅极导电材料层204的表面都形成有所述负电容材料层205，故请结合图4的剖面结构和图5的版图结构一起来理解本发明的负电容材料层205的结构特征。
[0085] 引出所述栅极导电材料层204的接触孔8形成在所述负电容材料层205的顶部，通过所述负电容材料层205顶部的接触孔8连接到由正面金属层206互连结构形成的栅引出电极，由于在半导体集成电路中，正面金属层通常包括多层，图4中单独用标记206表示所述负电容材料层205对应的接触孔8顶部的所述正面金属层。
[0086] 所述负电容材料层205在所述栅极导电材料层204和所述栅引出电极之间形成负电容并串联在由所述半导体衬底、所述栅介质层203和所述栅极导电材料层204组成的介质层电容上，以降低所述鳍式场效应晶体管的亚阈值摆幅。
[0087] 如图5所示，各所述存储单元1中，所述第一传输管PG1的所述栅引出电极和所述第二传输管PG2的所述栅引出电极分别通过如图5中的标记7c和7d对应的接触孔都连接到由正面金属层(未示出)组成的字线WL；标记6a和6b也是对应的接触孔的标记，标记9对应的右斜线图形区域对应于接触孔切断结构，接触孔切断9使对应的接触孔6a和7c之间断开连接以及使对应的接触孔6b和7d之间断开连接。图5所示的版图中，未画出正面金属层的版图。
[0088] 所述第一传输管PG1的源区201通过接触孔6c连接到由正面金属层组成的第一位线BL，所述第二传输管PG2的源区201通过接触孔6d连接到由正面金属层组成的第二位线BLB，所述第二位线BLB为所述第一位线BL的反相位线。由图5可以看出，在接触孔6c和6d对应的条形结构两侧都设置有对应的接触孔切断9。
[0089] 所述第一传输管PG1的漏区202、所述第一上拉管PL1的漏区202、所述第一下拉管PD1的漏区202、所述第二上拉管PL2的栅引出电极和所述第二下拉管PD2的栅引出电极都连接到第一存储节点7a。
[0090] 所述第二传输管PG2的漏区202、所述第二上拉管PL2的漏区202、所述第二下拉管PD2的漏区202、所述第一上拉管PL1的栅引出电极和所述第一下拉管PD1的栅引出电极都连接到第二存储节点7b，所述第一存储节点7a和所述第二存储节点7b互为反相且互锁。
[0091] 所述第一上拉管PL1的源区201和所述第二上拉管PL2的源区201都连接到电源电压VCC。
[0092] 所述第一下拉管PD1的源区201和所述第二下拉管PD2的源区201都接地VSS。
[0093] 在各所述存储单元1的版图结构上：
[0094] 所述第一传输管PG1的鳍体4和所述第一下拉管PD1的鳍体4都由第一条鳍体4a组成。
[0095] 所述第一上拉管PL1的鳍体4由第二条鳍体4b组成。
[0096] 所述第二上拉管PL2的鳍体4由第三条鳍体4c组成。
[0097] 所述第二传输管PG2的鳍体4和所述第二下拉管PD2的鳍体4都由第四条鳍体4d组成。为了更清楚的表示所述第一条鳍体、所述第二条鳍体、所述第三条鳍体和所述第四条鳍体，这四条鳍体分别单独用标记4a、4b、4c和4d表示。
[0098] 所述第一条鳍体4a、所述第二条鳍体4b、所述第三条鳍体4c和所述第四条鳍体4d互相平行且沿做和各所述鳍体4垂直的方向排列。
[0099] 在各所述存储单元1的版图结构上：
[0100] 所述第一传输管PG1的栅极导电材料层204、所述第二上拉管PL2的栅极导电材料层204和所述第二下拉管PD2的栅极导电材料层204都在第一栅极条形5a上延伸，且所述第二上拉管PL2的栅极导电材料层204和所述第二下拉管PD2的栅极导电材料层204连接在一起，所述第一传输管PG1的栅极导电材料层204和所述第二上拉管PL2的栅极导电材料层204之间断开连接。
[0101] 所述第一下拉管PD1的栅极导电材料层204、所述第一上拉管PL1的栅极导电材料层204和所述第二传输管PG2的栅极导电材料层204都在第二栅极条形5b上延伸，且所述第一上拉管PL1的栅极导电材料层204和所述第一下拉管PD1的栅极导电材料层204连接在一起，所述第二传输管PG2的栅极导电材料层204和所述第一上拉管PL1的栅极导电材料层204之间断开连接。
[0102] 所述第一栅极条形5a和所述第二栅极条形5b平行。
[0103] 所述第一传输管PG1和所述第一下拉管PD1共用漏区202，所述第二传输管PG2和所述第二下拉管PD2共用漏区202。
[0104] 所述第一下拉管PD1的漏区202、所述第一上拉管PL1的漏区202和所述第二上拉管PL2的栅引出电极之间通过接触孔6a连接在一起并形成所述第一存储节点7a。
[0105] 所述第二下拉管PD2的漏区202、所述第二上拉管PL2的漏区202和所述第一上拉管PL1的栅引出电极之间通过接触孔6b连接在一起并形成所述第二存储节点7b。
[0106] 所述第一存储节点7a和所述第二存储节点7b位于所述第一栅极条形5a和所述第二栅极条形5b之间。
[0107] 所述第一位线BL和所述第二位线BLB都和所述第一栅极条形5a平行，所述第一位线BL位于所述第一栅极条形5a的外侧，所述第二位线BLB位于所述第二栅极条形5b的外侧。
[0108] 图5中详细描述了一个所述存储单元1的结构，对于整个所述阵列结构，各所述存储单元1的结构相同，版图结构也相同或者互相呈镜像结构。
[0109] 所述负电容材料层205的材料包括铁电材料。所述负电容材料层205所采用的铁电材料包括含Zr、Ba或Sr的材料。较佳选择为，所述负电容材料层205所采用的铁电材料包括HfZrO2、BaTiO3、KH2PO4或NBT。在所述负电容材料层205和所述栅极导电材料层204之间形成有第一界面缓冲层，在所述负电容材料层205和顶部对应的所述接触孔8之间形成有第二界面缓冲层。
[0110] 在版图结构上，各所述负电容材料层205的俯视面结构呈长方形，所述负电容材料层205的长度边和对应的所述栅极导电材料层204的延伸方向平行。所述负电容材料层205的宽度大于等于所述栅极导电材料层204的宽度，在所述栅极导电材料层204的宽度方向上，所述负电容材料层205延伸到所述栅极导电材料层204的外侧。在其他实施例中也能为：所述负电容材料层205的宽度小于所述栅极导电材料层204的宽度。
[0111] 所述栅介质层203的材料包括氧化硅、氮氧化硅或高介电常数材料。所述高介电常数材料包括二氧化铪。
[0112] 所述栅极导电材料层204的材料为多晶硅。在其他实施例中也能为：所述栅极导电材料层204的材料为金属。所述栅极导电材料层204的金属材料包括Al或W。
[0113] 其中，当所述栅介质层203采用高介电常数材料以及所述栅极导电材料层204采用金属材料时，Zeus所述栅极结构为HKMG。在所述栅介质层203中，在高介电常数材料层和半导体衬底表面之间通常还形成有界
面层，在所述高介电常数材料层和所述栅极导电材料层204的金属材料之间通常还设置有
功函数层，还能根据需要设置阻障层。
[0114] 在所述NMOS管对应的鳍式场效应晶体管中，所述源区201和所述漏区202都为N+掺杂，所述鳍体4为P型掺杂。
[0115] 在所述PMOS管对应的鳍式场效应晶体管中，所述源区201和所述漏区202都为P+掺杂，所述鳍体4为N型掺杂。
[0116] 本发明实施例静态随机存取存储器的晶体管都采用鳍式场效应晶体管，鳍体4和栅极结构的延伸方向垂直，本发明在延伸到鳍体4外部的栅极导电材料层204的表面上形成有负电容材料层205，引出栅极导电材料层204的接触孔8形成在负电容材料层205的顶部并从而在栅极结构的介质层电容的基础上串联一个负电容，由于负电容具有电压放大的作用，故能使外部栅极电压传递到沟道表面电压增加，能使较小的外部栅极电压的变化能产生更大的亚阈值电流的变化，从而能降低亚阈值摆幅，最后能突破
现有技术中晶体管的亚阈值摆幅为60mV/dec的极限限制，并从而能降低存储器的操作电压，降低能耗和发热量。
[0117] 另外，本发明实施例的负电容材料层205设置在栅极导电材料层204顶部且位于栅极导电材料层204对应的接触孔8的区域，故本发明实施例的负电容材料层205并不需要设置在栅极结构中的栅介质层203和栅极导电材料层204之间，具有工艺结构简单且对栅极结构不会造成不利影响的特点，方便实现工艺集成。
[0118] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
