一种基于纳米级集成电路工艺的双向低触发ESD保护器件
阅读：1039发布：2020-05-22
专利汇可以提供一种基于纳米级集成电路工艺的双向低触发ESD保护器件专利检索，专利查询，专利分析的服务。并且本 发明 属于 电子 技术领域，具体涉及 静电放电 (ESD：Electro-Static discharge)保护 电路 的设计，尤指一种 二极管 直连触发的可控 硅 整流器 (Diode-Connected Silicon-Controlled Rectifier简称DCSCR)；具体为一种基于 纳米级 集成电路工艺的双向低触发ESD保护器件，用于解决现有DCSCR的反向 触发电路 的触发 电压 极大，因此并不能用于纳米级集成电路工艺下的低触发电压窗口的问题。本发明基于纳米级集成电路工艺的双向低触发ESD保护器件，可使用在输入端有正、负电压的情况下，提供有效的双向防护；且在版图改进后，该器件有更快的导通速度和更小的导通 电阻 ，器件性能得到了进一步优化；特别适用于纳米级工艺下的双向ESD防护需求。，下面是一种基于纳米级集成电路工艺的双向低触发ESD保护器件专利的具体信息内容。
1.一种基于纳米级集成电路工艺的双向低触发ESD保护器件，包括：
第一种导电类型硅衬底(110)；
所述第一种导电类型硅衬底(110)上形成相互毗邻的第二种导电类型阱区(130)和第一种导电类型阱区(140)、且第一种导电类型阱区被第二种导电类型阱区所包围；第一种导电类型阱区(140)与所述第一种导电类型硅衬底(110)之间通过第二种导电类型深阱区(120)相隔离；
所述第二种导电类型阱区(130)内设有第一种导电类型重掺杂区A1(131)、第二种导电类型重掺杂区B1(132)和第一种导电类型重掺杂区A3(133)，且所述第一种导电类型重掺杂区A3位于所述第一种导电类型重掺杂区A1与第二种导电类型重掺杂区B1之间；所述第一种导电类型重掺杂区A1与器件的PAD1相连，所述第一种导电类型重掺杂区A3与器件的PAD2相连；
所述第一种导电类型阱区(140)内设有第一种导电类型重掺杂区A2(141)、第二种导电类型重掺杂区B2(142)和第二种导电类型重掺杂区B3(143)，且所述第二种导电类型重掺杂区B2位于所述第一种导电类型重掺杂区A2与第二种导电类型重掺杂区B3之间；所述第二种导电类型重掺杂区B2与器件的PAD2相连，所述第二种导电类型重掺杂区B3与器件的PAD1相连；
所述第二种导电类型重掺杂区B1(132)与第一种导电类型重掺杂区A2(141)通过金属互联线(150)相连；
所述第一种导电类型重掺杂区A1与第一种导电类型重掺杂区A3之间、所述第一种导电类型重掺杂区A3与第二种导电类型重掺杂区B1之间、所述第二种导电类型重掺杂区B1与第一种导电类型重掺杂区A2之间、所述第一种导电类型重掺杂区A2与第二种导电类型重掺杂区B2之间、所述第二种导电类型重掺杂区B3与第二种导电类型重掺杂区B2之间均设置有浅沟槽隔离。
2.一种基于纳米级集成电路工艺的双向低触发ESD保护器件，包括：
第一种导电类型硅衬底(110)；
所述第一种导电类型硅衬底(110)上形成相互毗邻的第二种导电类型阱区(130)和第一种导电类型阱区(140)、且第一种导电类型阱区(140)被第二种导电类型阱区(130)所包围；第一种导电类型阱区(140)与所述第一种导电类型硅衬底(110)之间通过第二种导电类型深阱区(120)相隔离；
所述第二种导电类型阱区(130)内依次设有第一种导电类型重掺杂区A1(131)、第二种导电类型重掺杂区B1(132)、第一种导电类型重掺杂区A3(133)，且相邻重掺杂区之间均采用多晶硅栅进行隔离；所述第一种导电类型重掺杂区A1与器件的PAD1相连，所述第一种导电类型重掺杂区A3与器件的PAD2相连；
所述第一种导电类型阱区(140)内依次设有第二种导电类型重掺杂区B2(142)、第一种导电类型重掺杂区A2(141)和第二种导电类型重掺杂区B3(143)，且相邻的重掺杂区之间均采用多晶硅栅进行隔离；所述第二种导电类型重掺杂区B2与器件的PAD2相连，所述第二种导电类型重掺杂区B3与器件的PAD1相连；
所述第二种导电类型重掺杂区B1(132)与第一种导电类型重掺杂区A2(141)通过金属互联线(150)相连；
所述第一种导电类型重掺杂区A1(131)与第二种导电类型重掺杂区B2(142)对应设置、且两者之间均设有浅沟槽隔离；
所述第一种导电类型重掺杂区A3(133)与第二种导电类型重掺杂区B3(143)对应设置、且两者之间均设有浅沟槽隔离；
所述第二种导电类型重掺杂区B1(132)与第一种导电类型重掺杂区A2(141)对应设置、且两者之间均设有浅沟槽隔离。
一种基于纳米级集成电路工艺的双向低触发ESD保护器件
技术领域
[0001] 本发明属于电子技术领域，具体涉及静电放电(ESD：Electro-Static discharge)保护电路的设计，尤指一种二极管直连触发的可控硅整流器(Diode-Connected Silicon-Controlled Rectifier简称DCSCR)；具体为一种基于纳米级集成电路工艺的双向低触发ESD保护器件。
背景技术
[0002] 静电放电(Electro-Static discharge，简称ESD)现象是指具有不同电势的物体相互靠近或接触时发生的电荷转移现象。静电放电过程中，由于放电时间极短，会产生很大的电流。对于集成电路而言，这种大电流会损伤甚至烧毁内部器件，导致芯片失效。静电放电现象可能出现在芯片生产运输使用的各个环节，因此ESD防护措施对于芯片的可靠性而言是非常重要的。
[0003] 对于片上(on-chip)ESD防护，要在一个特定半导体工艺上实现ESD器件的设计和优化，首先要确定该工艺的ESD设计窗口；ESD设计窗口就是ESD器件的安全工作区域。ESD设计窗口由两个边界确定，窗口的下限为1.1*VDD(VDD为芯片I/O端信号峰值或电源管脚的工作电压)，保护器件的箝位电压要高于此边界电压以避免闩锁效应的发生；设计窗口的上限为芯片内部核心电路能正常承受而不损坏的最大电压，保护器件要在该边界电压值之前触发，一般来讲这个边界电压值为0.9*BVox(BVox是栅氧化层的击穿电压)。设计窗口上、下限的乘积因子1.1和0.9表示为避免噪声影响各留出10％的安全余量。如图1(a)所示为一个单向的ESD器件设计窗口，其中，Vt1和It1是器件的触发电压和触发电流，Vh和Ih是器件的维持电压和维持电流，Vt2和It2是器件的二次击穿电压和二次击穿电流；从图1(a)可以看出，器件的触发电压、维持电压和二次击穿电压一定要在该ESD设计窗口范围之内，即1.1*VDD～0.9*BVox之间，才能对内部电路起到有效的静电防护。对于先进集成电路工艺，电源电压较低；与此同时，薄氧器件的栅极氧化层厚度不断减薄，使得其击穿电压值更小；进而使得设计窗口更加狭小也大大增加了ESD防护设计的难度。
[0004] 在具体的应用电路中，有时存在输入端口有正、负电压输入的情况，在这种情况下，ESD防护设计还需要考虑输入为负向电压的情况。如图1(b)所示为具有双向回滞特性的ESD保护器件的设计窗口，双向ESD设计窗口包括正向和负向两个窗口，每个设计窗口对器件的I-V特性的要求同普通的单向ESD设计窗口一致；相比普通的单向ESD设计窗口，双向ESD设计窗口要求ESD保护器件具有双向的ESD防护能力，这无疑增加了ESD器件的设计复杂度。
[0005] 如图2所示为传统的DCSCR(Diode-Connected Silicon-Controlled Rectifier)器件结构，该DCSCR器件由二极管触发部分和SCR电流泄放部分构成；其中，p型重掺杂区131、n型阱区130、n型重掺杂区132构成一个二极管，p型重掺杂区141、p型阱区140、n型重掺杂区142构成一个二极管，两个二极管经金属线150串联构成器件触发部分；p型重掺杂区
131、n型阱区130、p型阱区140、n型重掺杂区142构成SCR电流泄放部分；阴影区域代表由二氧化硅形成的浅沟槽隔离(Shallow Trench Isolation,简称STI)。DCSCR器件的p型阱区
140在水平方向上与n型阱区130相邻且被n型阱区130包围，p型阱区140在纵向方向上又被n型深阱区120将其与p型衬底110相隔离；所述p型重掺杂区131与PAD1相连，作为DCSCR器件的阳极；所述n型重掺杂区142与PAD2相连，作为DCSCR器件的阴极。
131、n型阱区130、p型阱区140、n型重掺杂区142构成SCR电流泄放部分；阴影区域代表由二氧化硅形成的浅沟槽隔离(Shallow Trench Isolation,简称STI)。DCSCR器件的p型阱区
140在水平方向上与n型阱区130相邻且被n型阱区130包围，p型阱区140在纵向方向上又被n型深阱区120将其与p型衬底110相隔离；所述p型重掺杂区131与PAD1相连，作为DCSCR器件的阳极；所述n型重掺杂区142与PAD2相连，作为DCSCR器件的阴极。
[0006] 当给DCSCR器件的PAD1施加一个正脉冲且PAD2接地时，电流首先流经由p型重掺杂区131、n型阱区130、n型重掺杂区132构成的第一个二极管，经过金属线150又流经由p型重掺杂区141、p型阱区140、n型重掺杂区142构成的第二个二极管后到达PAD2；当两个二极管上的压降分别达到其开启电压时，两个二极管开启，DCSCR器件触发；此时，由于p型重掺杂区131和n型阱区130构成的p-n结正偏，因而，由p型重掺杂区131、n型阱区130、p型阱区140构成的寄生pnp晶体管导通，工作在放大区；同理，由于p型阱区140和n型重掺杂区142构成的p-n结正偏，则由n型阱区130、p型阱区140、n型重掺杂区142构成的寄生npn晶体管导通，工作在放大区；此后寄生pnp管的集电极电流为寄生npn管提供基极电流，同时寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，由p型重掺杂区131、n型阱区130、p型阱区140、n型重掺杂区142构成SCR电流泄放通路导通。
[0007] 当给DCSCR器件的PAD1施加一个负脉冲且PAD2接地时，当n型重掺杂区142、p型阱区140构成的p-n结和n型阱区130、p型重掺杂区131构成的p-n结的反偏，当反向偏压大于等于上述两个p-n结的击穿电压之和时，电流从PAD2流经由n型重掺杂区142、p型阱区140、p型重掺杂区141构成的二极管与由n型重掺杂区132、n型阱区130、p型重掺杂区131构成的二极管的串联通道到达PAD1；但是，由于二极管的反向击穿电压很大，所以DCSCR的反向触发电路的触发电压极大，因此并不能用于纳米级集成电路工艺下的低触发电压窗口。
[0008] 基于此，本发明提出了一种可用于双向ESD防护应用的双向DCSCR器件。
发明内容
[0009] 本发明的目的在于提供一种基于纳米级集成电路工艺的双向低触发ESD保护器件，实现双向的低触发、低阻抗ESD电流泄放通路，特别适用于纳米级工艺下的双向ESD防护需求。
[0010] 为实现上述目的，本发明采用的技术方案为：
[0011] 一种基于集成电路工艺的双向低触发ESD保护器件，包括：
[0012] 第一种导电类型硅衬底110；
[0013] 所述第一种导电类型硅衬底110上形成相互毗邻的第二种导电类型阱区130和第一种导电类型阱区140、且第一种导电类型阱区被第二种导电类型阱区所包围；第一种导电类型阱区140与所述第一种导电类型硅衬底110之间通过第二种导电类型深阱区120相隔离；
[0014] 所述第二种导电类型阱区130内设有第一种导电类型重掺杂区A1131、第二种导电类型重掺杂区B1132和第一种导电类型重掺杂区A3133，且所述第一种导电类型重掺杂区A3位于所述第一种导电类型重掺杂区A1与第二种导电类型重掺杂区B1之间；所述第一种导电类型重掺杂区A1与器件的PAD1相连，所述第一种导电类型重掺杂区A3与器件的PAD2相连；
[0015] 所述第一种导电类型阱区140内设有第一种导电类型重掺杂区A2141、第二种导电类型重掺杂区B2142和第二种导电类型重掺杂区B3143，且所述第二种导电类型重掺杂区B2142位于所述第一种导电类型重掺杂区A2141与第二种导电类型重掺杂区B3143之间；所述第二种导电类型重掺杂区B2142与器件的PAD2相连，所述第二种导电类型重掺杂区B3143与器件的PAD1相连；
[0016] 所述第二种导电类型重掺杂区B1132与第一种导电类型重掺杂区A2141通过金属互联线150相连；
[0017] 所述第一种导电类型重掺杂区A1131与第一种导电类型重掺杂区A3133之间、所述第一种导电类型重掺杂区A3133与第二种导电类型重掺杂区B1132之间、所述第二种导电类型重掺杂区B1132与第一种导电类型重掺杂区A2141之间、所述第一种导电类型重掺杂区A2141与第二种导电类型重掺杂区B2142之间、所述第二种导电类型重掺杂区B3143与第二种导电类型重掺杂区B2142之间均设置有浅沟槽隔离。
[0018] 一种基于纳米级集成电路工艺的双向低触发ESD保护器件，包括：
[0019] 第一种导电类型硅衬底110；
[0020] 所述第一种导电类型硅衬底110上形成相互毗邻的第二种导电类型阱区130和第一种导电类型阱区140、且第一种导电类型阱区140被第二种导电类型阱区130所包围；第一种导电类型阱区140与所述第一种导电类型硅衬底110之间通过第二种导电类型深阱区120相隔离；
[0021] 所述第二种导电类型阱区130内依次设有第一种导电类型重掺杂区A1131、第二种导电类型重掺杂区B1132、第一种导电类型重掺杂区A3133，且相邻重掺杂区之间均采用多晶硅栅进行隔离；所述第一种导电类型重掺杂区A1与器件的PAD1相连，所述第一种导电类型重掺杂区A3与器件的PAD2相连；
[0022] 所述第一种导电类型阱区140内依次设有第二种导电类型重掺杂区B2142、第一种导电类型重掺杂区A2141和第二种导电类型重掺杂区B3143，且相邻的重掺杂区之间均采用多晶硅栅进行隔离；所述第二种导电类型重掺杂区B2142与器件的PAD2相连，所述第二种导电类型重掺杂区B3143与器件的PAD1相连；
[0023] 所述第二种导电类型重掺杂区B1132与第一种导电类型重掺杂区A2141通过金属互联线150相连；
[0024] 所述第一种导电类型重掺杂区A1131与第二种导电类型重掺杂区B2142对应设置、且两者之间均设有浅沟槽隔离；
[0025] 所述第一种导电类型重掺杂区A3133与第二种导电类型重掺杂区B3143对应设置、且两者之间均设有浅沟槽隔离；
[0026] 所述第二种导电类型重掺杂区B1132与第一种导电类型重掺杂区A2141对应设置、且两者之间均设有浅沟槽隔离。
[0027] 本发明的有益效果在于：
[0028] 本发明提供一种基于纳米级集成电路工艺的双向低触发ESD保护器件，可使用在输入端有正、负电压的情况下，提供有效的双向防护；且在版图改进后，该器件有更快的导通速度和更小的导通电阻，器件性能得到了进一步优化。附图说明
[0029] 图1(a)为传统具有负阻特性的ESD保护器件I-V曲线与ESD设计窗口说明图；
[0030] 图1(b)为传统具有双向负阻特性的ESD保护器件I-V曲线与双向ESD设计窗口说明图；
[0031] 图2为传统DCSCR器件结构；
[0032] 图3为实施例1用于纳米级集成电路工艺下的双向DCSCR器件结构；
[0033] 图4为实施例1用于纳米级集成电路工艺下的双向DCSCR器件结构的一种版图实现结构；
[0034] 图5为实施例2用于纳米级集成电路工艺下的双向DCSCR器件结构的一种改进型版图实现结构。
具体实施方式
[0035] 下面结合附图和具体实施方式对本发明进行详细说明。
[0036] 实施例1
[0037] 本实施例提供一种基于纳米级集成电路工艺的双向低触发ESD保护器件，该DCSCR器件结构如图3所示，具体包括：
[0038] p型硅衬底110；
[0039] 所述p型硅衬底110上形成相互毗邻的阱区，所述阱区包括一个n型阱区130和一个p型阱区140，且所述p型阱区140被所述n型阱区130所包围；
[0040] 所述p型硅衬底110上还形成n型深阱区120，且所述p型阱区140被所述n型深阱区120所包围、所述n型深阱区120被所述n型阱区130所包围；所述n型深阱区的作用是将其上方的所述p型阱区140与p型硅衬底110相隔离；
[0041] 所述n型阱区130内设有p型重掺杂区131、n型重掺杂区132和p型重掺杂区133，且所述p型重掺杂区133位于所述p型重掺杂区131与n型重掺杂区132之间；所述p型重掺杂区131与器件的PAD1相连，所述p型重掺杂区133与器件的PAD2相连；
[0042] 所述p型阱区140内设有p型重掺杂区141、n型重掺杂区142和n型重掺杂区143；所述n型重掺杂区142与器件的PAD2相连，所述n型重掺杂区143与器件的PAD1相连；
[0043] 所述n型重掺杂区132通过金属互联线150与p型重掺杂区141相连；
[0044] 所述p型重掺杂区131、p型重掺杂区133、n型重掺杂区132、p型重掺杂区141、n型重掺杂区142、n型重掺杂区143之间均设有浅沟槽隔离(Shallow Trench Isolation,简称STI)，如图3中阴影区域所示。
[0045] 本实施例中双向DCSCR器件在传统DCSCR器件基础上，在n型阱区130内的p型重掺杂区131和n型重掺杂区132之间插入一个p型重掺杂区133、且该p型重掺杂区133与两侧的p型重掺杂区131和n型重掺杂区132之间均用STI进行隔离；同时，本双向DCSCR器件还在p型阱区140内的n型重掺杂区142距p型重掺杂区141较远的一侧插入一个n型重掺杂区143、且该n型重掺杂区143与n型重掺杂区142之间用STI进行隔离；新插入的p型重掺杂区133与PAD2相连，新插入的n型重掺杂区143与PAD1相连；因此，本双向DCSCR器件相比传统DCSCR，除了具有由p型重掺杂区131、n型阱区130、p型阱区140、n型重掺杂区142构成的从PAD1到PAD2的SCR电流正向泄放通路(如图3中正向SCR路径)，还具有由p型重掺杂区133、n型阱区130、p型阱区140、n型重掺杂区143构成的从PAD2到PAD1的SCR电流反向泄放通路(如图3中反向SCR路径)，因而可以实现双向ESD防护。
[0046] 当给所述双向DCSCR器件的PAD1施加一个正脉冲且PAD2接地时,其导通过程与传统DCSCR器件相同：电流首先流经由p型重掺杂区131、n型阱区130、n型重掺杂区132构成的第一个二极管，经过金属线150又流经由p型重掺杂区141、p型阱区140、n型重掺杂区142构成的第二个二极管后到达PAD2，形成了正向触发路径(如图3中正向触发路径)；此时，由于p型重掺杂区131和n型阱区130构成的p-n结正偏，因而，由p型重掺杂区131、n型阱区130、p型阱区140构成的寄生pnp晶体管导通；同时，由于p型阱区140和n型重掺杂区142构成的p-n结正偏，则由n型阱区130、p型阱区140、n型重掺杂区142构成的寄生npn晶体管导通；此后，寄生pnp管的集电极电流为寄生npn管提供基极电流，同时寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，由p型重掺杂区131、n型阱区130、p型阱区140、n型重掺杂区142构成SCR电流泄放通路导通(如图3中正向SCR路径)，正向的低阻泄放通路至此形成。
[0047] 当给所述双向DCSCR器件的PAD1施加一个负脉冲且PAD2接地时,其导通过程与正向时类似：电流首先从PAD2流经由p型重掺杂区133、n型阱区130、n型重掺杂区132构成的第一个二极管，经过金属线150又流经由p型重掺杂区141、p型阱区140、n型重掺杂区143构成的第二个二极管后到达PAD1，形成了反向触发路径(如图3中反向触发路径)；此时，由于p型重掺杂区133和n型阱区130构成的p-n结正偏，由p型重掺杂区133、n型阱区130、p型阱区140构成的寄生pnp晶体管导通；同时，由于p型阱区140和n型重掺杂区143构成的p-n结正偏，则由n型阱区130、p型阱区140、n型重掺杂区143构成的寄生npn晶体管导通；此后，寄生pnp管的集电极电流为寄生npn管提供基极电流，同时寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，由p型重掺杂区133、n型阱区130、p型阱区140、n型重掺杂区143构成SCR电流泄放通路导通，反向的低阻泄放通路至此形成(如图3中反向SCR路径)；由此，本双向DCSCR器件可实现双向ESD防护的功能。
[0048] 如图4所示为本实施例中双向DCSCR器件的一种版图实现方式，该版图实现方式为在n型阱区130内的p型重掺杂区131和n型重掺杂区132之间插入一个p型重掺杂区133，将其与PAD2相连；同时，在p型阱区140内的n型重掺杂区142距p型重掺杂区141较远的一侧插入一个n型重掺杂区143，将其与PAD1相连；图4所示的版图实现方式为一种传统的条状版图拓扑结构，具有结构简单的优点。
[0049] 实施例2
[0050] 本实施例提供了上述双向DCSCR器件的一种改进型版图实现结构，该改进型版图实现结构如图5所示。该实施例包括：
[0051] p型硅衬底110；
[0052] 所述p型硅衬底110上形成相互毗邻的阱区，所述阱区包括一个n型阱区130和一个p型阱区140，且所述p型阱区140被所述n型阱区130包围；
[0053] 所述p型硅衬底110上还形成n型深阱区120，且所述p型阱区140被所述n型深阱区120包围、所述n型深阱区120被所述n型阱区130包围；所述n型深阱区的作用是将其上方的所述p型阱区140与p型硅衬底110相隔离；
[0054] 所述n型阱区130内依次设有p型重掺杂区131、n型重掺杂区132、p型重掺杂区133，且相邻的重掺杂区之间均采用多晶硅栅进行隔离，如图5中深灰色区域所示；所述p型重掺杂区131与器件的PAD1相连，所述p型重掺杂区133与器件的PAD2相连；
[0055] 所述p型阱区140内依次设有n型重掺杂区142、p型重掺杂区141、n型重掺杂区143，且相邻的重掺杂区之间均采用多晶硅栅进行隔离，如图5中深灰色区域所示；所述n型重掺杂区142与PAD2相连，所述n型重掺杂区143与PAD1相连；
[0056] 所述n型重掺杂区132通过金属互联线150与所述p型重掺杂区141相连；
[0057] 所述p型重掺杂区131与所述n型重掺杂区142之间均设有浅沟槽隔离；
[0058] 所述p型重掺杂区133与所述n型重掺杂区143之间均设有浅沟槽隔离；
[0059] 所述n型重掺杂区132与所述p型重掺杂区141之间均设有浅沟槽隔离。
[0060] 相较于实施例1中双向DCSCR器件，其版图实现方式的触发路径较远；由于p型重掺杂区133的插入，在正向触发路径中，电流从PAD1出发到达p型重掺杂区131后从n型阱区中依次经过两个STI和一个p型重掺杂区133的距离才到达n型重掺杂区132，这使得第一个二极管的触发路径变长；同理，由于n型重掺杂区142在中间，使得反向二极管触发电路中的第二个二极管电流从p型重掺杂区141需经过两个STI和一个n型重掺杂区142的距离才到达n型重掺杂区143，这使得第二个二极管的触发路径变长；同时，SCR泄放路径开启后器件的导通电阻也可能较大；以上两点均不利于先进集成电路工艺的ESD防护，因而，本实施例提出一种双向DCSCR器件的改进型版图实现方式。
[0061] 如图5所示为本实施例中双向DCSCR器件的一种改进型版图实现方式，该版图中重掺杂区之间的距离以及阱之间的距离均与图4相同；相比图4中的条状版图结构，本实施例中改进型版图实现方式通过调整重掺杂区域的分布方式，从而改变了双向DCSCR器件中触发二极管串的电流流向，使其与SCR电流泄放路径相垂直，以缩短器件正负极间距，达到减小器件的导通电阻的效果；可以看出，在正向触发路径中，电流从PAD1出发到达p型重掺杂区131后从n型阱区中只经过多晶硅栅的距离就可以到达n型重掺杂区132，这大大缩短了第一个二极管的触发路径；同理，反向二极管触发电路中的第二个二极管电流从p型重掺杂区141经过一个多晶硅栅的距离就到达n型重掺杂区143，这使得第二个二极管的触发路径更短；此外，本实施例版图中还采用了栅隔离二极管来取代图4中的STI来隔离二极管，栅隔离二极管更短的电流导通路径会大大优化器件在CDM模型ESD脉冲下的瞬态电压过冲特性，这对于先进集成电路工艺提供有效的ESD防护是十分有利的。
[0062] 当给所述双向DCSCR器件的PAD1施加一个正脉冲且PAD2接地时，电流依次流经p型重掺杂区131、n型阱区130、n型重掺杂区132、金属互联线150、p型重掺杂区141、p型阱区140、n型重掺杂区142到达PAD2，利用两个串联的栅隔离二极管形成触发通路(如图5中正向触发通路)；之后随着电流的增大，SCR内部寄生的npn管和pnp管逐渐建立起正反馈，正向SCR泄放路径开启(如图5中正向SCR通路)；当给所述双向DCSCR器件的PAD1施加一个负脉冲时且PAD2接地时，电流依次流经p型重掺杂区133、n型阱区130、n型重掺杂区132、金属互联线150、p型重掺杂区141、p型阱区140、n型重掺杂区143到达PAD1，利用两个串联的栅隔离二极管形成触发通路(如图5中反向SCR通路)；之后随着电流的增大，SCR内部寄生的npn管和pnp管逐渐建立起正反馈，反向SCR泄放路径开启(如图5中反向SCR路径)；综上，本实施例中改进型版图结构可实现双向ESD防护的功效。
[0063] 以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。
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