基于电平宽度提取的锁相加速电路及锁相环系统
阅读：148发布：2020-05-08
专利汇可以提供基于电平宽度提取的锁相加速电路及锁相环系统专利检索，专利查询，专利分析的服务。并且本实用新型公开基于电平宽度提取的 锁 相 加速 电路 及 锁相环 系统，所述锁相加速电路包括电平提取控制电路和 电流 注入 开关 模 块 ；电平提取控制电路的控制输出端连接电流注入开关模块的电流注入控制端，同时，电流注入开关模块的电流步进控制端和电平提取控制电路的驱动输入端都连接于鉴频鉴相器的预设控制 信号 输出端，用于根据该预设 控制信号 输出端 输出信号 的电平宽度变化情况，控制电流注入开关模块注入电荷，直到鉴频鉴相器输入的参考 时钟信号 与反馈时钟信号的 相位 同步 。低通 滤波器 在所述锁相加速电路的控制通断作用下接收电流注入开关模块注入的电荷，实现向 低通滤波器 快速注入电荷直到接近稳定，同时，步进式注入电荷可避免振荡，缩短锁相的时间。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是基于电平宽度提取的锁相加速电路及锁相环系统专利的具体信息内容。
1.一种基于电平宽度提取的锁相加速电路，该锁相加速电路适用的锁相环包括:鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路，其特征在于，所述锁相加速电路包括电平提取控制电路和电流注入开关模块；
电平提取控制电路设有驱动输入端、使能控制端和控制输出端；电流注入开关模块设有电流步进控制端和电流注入控制端；电平提取控制电路的使能控制端连接外部的使能信号源；电平提取控制电路的控制输出端连接电流注入开关模块的电流注入控制端，同时，电流注入开关模块的电流步进控制端和电平提取控制电路的驱动输入端都连接于鉴频鉴相器的一个预设控制信号输出端，其中，该预设控制信号输出端输出的信号是鉴频鉴相器输出的用于控制电荷泵进行电流注入的控制信号的反信号；
低通滤波器的信号输入端连接电荷泵的信号输出端，低通滤波器的电容输入端连接电流注入开关模块的信号输出端，其中，低通滤波器的电容输入端是：在低通滤波器内部的阻容串联支路中，电阻及其串联的电容的连接节点。
2.根据权利要求1所述锁相加速电路，其特征在于，所述电流注入开关模块包括：供电电源、第一零NMOS管、第二零NMOS管和第一零PMOS管；
第一零NMOS管的源极连接第二零NMOS管的漏极，第一零NMOS管的栅极连接第一零NMOS管的漏极，第一零NMOS管的漏极连接电源，使得第一零NMOS管作为限流MOS管；
第二零NMOS管的漏极连接第一零NMOS管的源极，第二零NMOS管的源极连接第一零PMOS管的源极，第二零NMOS管的栅极连接所述预设控制信号输出端，作为所述电流注入开关模块的电流步进输入控制端，用于根据所述预设控制信号输出端输出信号的跳变状态改变第二零NMOS管的导通情况，以实现所述电流注入开关模块步进式注入电流；
第一零PMOS管的源极连接第二零NMOS管的源极，第一零PMOS管的栅极连接电平提取控制电路的控制输出端，作为所述电流注入开关模块的电流注入控制端；第一零PMOS管的漏极作为所述电流注入开关模块的信号输出端，连接所述低通滤波器的电容输入端。
3.根据权利要求1或2所述锁相加速电路，其特征在于，所述电平提取控制电路包括延时电平产生阵列、脉宽提取阵列和控制信号生成模块；
所述驱动输入端连接延时电平产生阵列设置的时钟输入端，所述使能控制端连接延时电平产生阵列设置的数据输入端；
延时电平产生阵列内部包括n+3个级联的D触发器，分别对应设置n+3个数据输出端，其中，与所述使能控制端连接的D触发器为第一级D触发器，级联的脉宽提取单元的级数与相连接的相邻级联的两个D触发器中相对小的级数相同；
脉宽提取阵列内部包括n+2个级联的脉宽提取单元，每个脉宽提取单元都设置配有2个脉冲输入端、1个电荷泄放控制端、1个驱动端和1个脉宽信息输出端，相邻级联的脉宽提取单元都有一个共同的脉冲输入端，n+2个级联的脉宽提取单元的驱动端都连接于延时电平产生阵列设置的时钟输入端；
延时电平产生阵列中相邻级联的两个D触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端；
在延时电平产生阵列中，与所述使能控制端连接的D触发器的反相输出端连接每个脉宽提取单元的电荷泄放控制端；
控制信号生成模块内置的n个比较器，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，相邻两个比较器各自只存在一个输入端连接同一脉宽提取单元的脉宽信息输出端，其中，连接同一脉宽提取单元的脉宽信息输出端的相邻两个比较器的输入端属性不同，非相邻两个比较器的输入端不连接同一脉宽提取单元的脉宽信息输出端，比较器的正输入端连接的脉宽提取单元所属的级数高于同一比较器的负输入端连接的脉宽提取单元所属的级数。
4.根据权利要求3所述锁相加速电路，其特征在于，在所述延时电平产生阵列内，n+3个级联的D触发器的连接结构为：
第一级D触发器的数据输入端连接所述使能控制端；
在相邻级联的两个D触发器中，后一级的D触发器的数据输入端连接前一级的D触发器的数据输出端；
每一级D触发器的时钟端都连接所述驱动输入端，每一级D触发器的复位端都连接所述使能控制端。
5.根据权利要求3所述锁相加速电路，其特征在于，所述脉宽提取阵列包括供电电源和n+2个级联的脉宽提取单元，每一级脉宽提取单元包括脉宽测试NMOS管、脉宽测试PMOS管、开关PMOS管、重置控制NMOS管和电容；
在第n级的脉宽提取单元中，脉宽测试NMOS管的栅极连接所述延时电平产生阵列内第n级的D触发器的数据输出端，脉宽测试PMOS管的栅极连接所述延时电平产生阵列内第n+1级的D触发器的数据输出端，其中，第n级D触发器与第n级脉宽提取单元的级数相等，第n+1级的D触发器与第n级的D触发器是相邻级联的连接关系，以满足所述延时电平产生阵列中相邻级联的两个D触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端的连接关系，其中，脉宽测试NMOS管的栅极和脉宽测试PMOS管的栅极分别作为所述2个脉冲输入端；
在每一级的脉宽提取单元中，脉宽测试PMOS管的源极连接供电电源，脉宽测试PMOS管的漏极连接脉宽测试NMOS管的漏极，脉宽测试NMOS管的源极连接开关PMOS管的源极，开关PMOS管的栅极作为所述脉宽提取单元的驱动端，重置控制NMOS管的栅极作为所述电荷泄放控制端，重置控制NMOS管的漏极同时连接开关PMOS管的漏极和电容的上极板，重置控制NMOS管的漏极和电容的上极板的连接节点作为所述脉宽信息输出端，电容的下极板和重置控制NMOS管的源极都接地；
其中，所有级联的脉宽提取单元的开关PMOS管的栅极都连接于所述时钟输入端，所有级联的脉宽提取单元的重置控制NMOS管的栅极都连接于第一级D触发器的反相输出端。
6.根据权利要求3所述锁相加速电路，其特征在于，所述控制信号生成模块n个比较器、或逻辑电路和一个开关D触发器；
这n个比较器按照脉宽提取阵列内部的级联顺序，从第二级的脉宽提取单元开始，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，比较器的反相输入端连接相邻级联的脉宽提取单元中级数相对小的脉宽提取单元的脉宽信息输出端，比较器的正相输入端连接相邻级联的脉宽提取单元中级数相对大的脉宽提取单元的脉宽信息输出端；
这n个比较器的信号输出端分别连接到或逻辑电路的n个输入端，或逻辑电路的输出端连接到开关D触发器的时钟端，开关D触发器的数据输入端和复位端都连接所述使能控制端，开关D触发器的数据输出端作为所述电平提取控制电路的控制输出端；
其中，或逻辑电路包括多个或门或其对应的组合逻辑电路。
7.一种锁相环系统，包括：
鉴频鉴相器，用于检测输入时钟信号和反馈时钟信号的频差和相差，产生脉冲控制信号；
电荷泵，用于根据鉴频鉴相器输出的控制信号产生充电电流和放电电流；
低通滤波器，用于将电荷泵输出的电流控制信号转换成控制电压，并滤除高频噪声；
压控振荡器，用于根据低通滤波器输出的控制电压控制压控振荡器输出信号的频率，在控制电压升高时提升输出信号的振荡频率，在控制电压降低时降低输出信号的振荡频率，在控制电压稳定时，输出信号的振荡频率保持在一个恒值上；
分频器，用于将压控振荡器的输出信号进行分频，产生所述鉴频鉴相器的反馈时钟信号；
其中，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路；
其特征在于，还包括：权利要求1至6任一项所述的锁相加速电路。
基于电平宽度提取的锁相加速电路及锁相环系统
技术领域
[0001] 本实用新型属于锁相环的技术领域，尤其涉及一种基于电平宽度提取的锁相加速电路及锁相环系统。
背景技术
[0002] 锁相环(PLL)是一种十分重要的功能系统，如在一个芯片系统中提供一种或多种频率要求的时钟、在接收机中产生本振信号、在通信系统中保持同步等。对于这些系统，锁相环的快速锁定一直是追求目标，但是受到稳定性、动态响应、精度和噪声等因素相互制约，锁相速度难以进一步提高。
[0003] 在锁相环中，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器形成一个反馈环路，压控振荡器的高频输出信号经分频后的反馈时钟信号Ffb与晶体振荡器产生的参考时钟信号Fref输入鉴频鉴相器，鉴频鉴相器比较两输入信号的相位差，产生输出电压，输出电压控制电荷泵产生充电或放电电流，此电流对低通滤波器进行充电或放电，导致低通滤波器输出的控制电压Vc增大或减小，Vc作为压控振荡器的输入信号，调整压控振荡器的输出信号频率，再将压控振荡器的输出信号经过分频器分频后，获得反馈时钟信号Ffb传送给鉴频鉴相器，环路的负反馈特性使参考时钟信号Fref和反馈时钟信号Ffb相位一致或者相差一个固定的值时，将锁相环锁定。因此通过锁相环电路，可产生频率和相位被锁定到固定频率和相位的输出信号Fout。通过鉴频鉴相器对参考时钟信号Fref和反馈时钟信号Ffb进行比较，调节压控振荡器的控制电压以改变输出频率，直到锁相稳定为止，锁相稳定时参考时钟信号的频率和压控振荡器的输出频率相等或者呈倍数N关系。然而这一过程中,环路反馈的延时时间较长,锁相环的锁相时间较长。实用新型内容
[0004] 为了克服上述技术缺陷，本实用新型公开的一种基于电平宽度提取的锁相加速电路，该锁相加速电路利用鉴频鉴相器输出的反映输入的参考时钟信号与反馈时钟信号相位关系的控制信号，驱动电平提取控制电路步进式地控制电流注入开关模块向低通滤波器注入电荷的情况，直到鉴频鉴相器输入的参考时钟信号与反馈时钟信号的相位同步，在避免输入压控振荡器的控制电压过冲的同时，也抵消反馈环路的延时，减小锁相时间。
[0005] 本实用新型提出以下技术方案：一种基于电平宽度提取的锁相加速电路，该锁相加速电路适用的锁相环包括:鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路，所述锁相加速电路包括电平提取控制电路和电流注入开关模块；电平提取控制电路设有驱动输入端、使能控制端和控制输出端；电流注入开关模块设有电流步进输入控制端和电流注入控制端；电平提取控制电路的使能控制端连接外部的使能信号源，用于控制锁相环开启相位锁定工作；电平提取控制电路的控制输出端连接电流注入开关模块的电流注入控制端，同时，电流注入开关模块的电流步进输入控制端和电平提取控制电路的驱动输入端都连接于鉴频鉴相器的一个预设控制信号输出端，用于根据该预设控制信号输出端输出信号的电平宽度变化情况，控制电流注入开关模块向低通滤波器注入电荷的情况，直到鉴频鉴相器输入的参考时钟信号与反馈时钟信号的相位同步；其中，该预设控制信号输出端输出的信号是鉴频鉴相器输出的用于控制电荷泵进行电流注入的控制信号的反信号；低通滤波器的信号输入端连接电荷泵的信号输出端，低通滤波器的电容输入端连接电流注入开关模块的信号输出端，用于在接收电荷泵的信号输出端提供的电荷的同时，也接收电流注入开关模块的信号输出端注入的电荷，并将接收积累的电荷生成控制电压，输出给压控振荡器，其中，低通滤波器的电容输入端是：在低通滤波器内部的阻容串联支路中，电阻及其串联的电容的连接节点。
[0006] 本技术方案建立在纯硬件电路的基础上，电平提取控制电路根据反映参考时钟信号与反馈时钟信号的相位关系的控制信号的跳变情况，利用延迟处理的手段获取该控制信号的低电平宽度信息，并基于该低电平宽度信息随时间的大小变化情况控制电流注入开关模块的电流导通状态，从而实现向低通滤波器快速注入电荷直到锁相环接近稳定，通过步进式注入电荷避免振荡，缩短锁相的时间。
[0007] 进一步地，所述电流注入开关模块包括：供电电源、第一零NMOS管、第二零NMOS管和第一零PMOS管；第一零NMOS管的源极连接第二零NMOS管的漏极，第一零NMOS管的栅极连接第一零NMOS管的漏极，第一零NMOS管的漏极连接电源，使得第一零NMOS管作为限流MOS管；第二零NMOS管的漏极连接第一零NMOS管的源极，第二零NMOS管的源极连接第一零PMOS管的源极，第二零NMOS管的栅极连接所述预设控制信号输出端，作为所述电流注入开关模块的电流步进输入控制端，用于根据所述预设控制信号输出端输出信号的跳变状态改变第二零NMOS管的导通情况，以实现所述电流注入开关模块步进式注入电流；第一零PMOS管的源极连接第二零NMOS管的源极，第一零PMOS管的栅极连接电平提取控制电路的控制输出端，作为所述电流注入开关模块的电流注入控制端；第一零PMOS管的漏极作为所述电流注入开关模块的信号输出端，连接所述低通滤波器的电容输入端。该技术方案同时利用所述预设控制信号输出端输出信号配合其驱动电平提取控制电路输出的控制信号，控制注入所述低通滤波器的电流在接近锁定时呈步进式注入，从而减小所述低通滤波器的电容输入端的电压过冲。也保证所适用的锁相环系统的稳定性不受影响。
[0008] 进一步地，所述电平提取控制电路包括脉宽提取阵列、延时电平产生阵列和控制信号生成模块；所述驱动输入端连接延时电平产生阵列设置的时钟输入端，所述使能控制端连接延时电平产生阵列设置的数据输入端；延时电平产生阵列内部包括n+3个级联的D触发器，分别对应设置n+3个数据输出端，其中，与所述使能控制端连接的D触发器为第一级D触发器，级联的脉宽提取单元的级数与相连接的相邻级联的两个D 触发器中较小的级数相同；脉宽提取阵列内部包括n+2个级联的脉宽提取单元，每个脉宽提取单元都设置配有2个脉冲输入端、1个电荷泄放控制端、1个驱动端和1个脉宽信息输出端，相邻级联的脉宽提取单元都有一个共同的脉冲输入端，n+2个级联的脉宽提取单元的驱动端都连接于延时电平产生阵列设置的时钟输入端；延时电平产生阵列中相邻级联的两个D触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端；在延时电平产生阵列中，与所述使能控制端连接的D触发器的反相输出端连接每个脉宽提取单元的电荷泄放控制端；控制信号生成模块内置的n个比较器，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，相邻两个比较器各自只存在一个输入端连接同一脉宽提取单元的脉宽信息输出端，其中，连接同一脉宽提取单元的脉宽信息输出端的相邻两个比较器的输入端属性不同，非相邻两个比较器的输入端不连接同一脉宽提取单元的脉宽信息输出端。该技术方案先将所述使能控制端输出的使能控制信号EN送往延时电平产生阵列进行延迟处理，得到n+3个延时电平，再通过每相邻两级延迟输出信号控制脉宽提取阵列中对应的一级的脉宽提取单元的导通情况，实现将所述驱动输入端输出的每一个周期内低电平宽度提取转换为电压信息，存入脉宽提取单元的电容内部，再由所述控制信号生成模块内部的比较器比较脉宽提取单元输出的代表脉宽信息的电压值，以确定所述电流注入开关模块向所述低通滤波器注入电荷的情况，从而达到步进式注入电流的技术效果，提高所述低通滤波器的电容输入端的电荷变化速度，降低电容输入端出现电压过充的几率，缩短相位锁定的时间；且根据电路的逻辑关系进行适当的级数扩展和电路参数调节，以获得更精确的控制效果，在级数扩展的过程中，由于电路结构简单，易于集成，并未明显提高电路的复杂度。
[0009] 进一步地，在所述延时电平产生阵列内，n+3个级联的D触发器的连接结构为：第一级D触发器的数据输入端连接所述使能控制端；在相邻级联的两个D触发器中，后一级的D触发器的数据输入端连接前一级的 D触发器的数据输出端；每一级D触发器的时钟端都连接所述驱动输入端，每一级D触发器的复位端都连接所述使能控制端。该技术方案在锁相环的使能信号及所述预设控制信号输出端的信号的共同驱动作用下，通过级联的D触发器实现延时电平的产生。
[0010] 进一步地，所述脉宽提取阵列包括供电电源和n+2个级联的脉宽提取单元，每一级脉宽提取单元包括脉宽测试NMOS管、脉宽测试PMOS管、开关PMOS管、重置控制NMOS管和电容；在当前一级的脉宽提取单元中，脉宽测试NMOS管的栅极连接所述延时电平产生阵列内第一级的D触发器的数据输出端，脉宽测试PMOS管的栅极连接所述延时电平产生阵列内第二级的D触发器的数据输出端，其中，第一级与当前一级的脉宽提取单元的级数相等，第二级的D触发器与第一级的D触发器是相邻级联的连接关系，以满足所述延时电平产生阵列中相邻级联的两个D触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端，其中，脉宽测试NMOS管的栅极和脉宽测试PMOS管的栅极分别作为所述2个脉冲输入端；在每一级的脉宽提取单元中，脉宽测试PMOS管的源极连接供电电源，脉宽测试PMOS管的漏极连接脉宽测试 NMOS管的漏极，脉宽测试NMOS管的源极连接开关PMOS管的源极，开关PMOS管的栅极作为所述脉宽提取单元的驱动端，重置控制NMOS管的栅极作为所述电荷泄放控制端，重置控制NMOS管的漏极同时连接开关PMOS管的漏极和电容的上极板，重置控制NMOS管的漏极和电容的上极板的连接节点作为所述脉宽信息输出端，电容的下极板和重置控制NMOS管的源极都接地；其中，所有级联的脉宽提取单元的开关PMOS管的栅极都连接于所述时钟输入端，所有级联的脉宽提取单元的重置控制NMOS管的栅极都连接于第一级D触发器的反相输出端。
[0011] 与现有技术相比，该技术方案根据所述延时电平产生阵列的各相邻级联的D触发器输出的延迟信号，确定各级脉宽提取单元的提取区间上对应低电平宽度信息，并存储在对应一级脉宽提取单元的电容内，从而通过改变相邻两级脉宽提取单元的电容比值来调节脉宽提取单元的所述脉宽信息输出端的充放电时间，进而实现所述电平提取控制电路控制所述电流注入开关模块通断电流的时刻，可以抵消因锁相环环路反馈的延时造成的锁相时间增加，使得所述低通滤波器输出的控制电压趋于稳定，缩短锁相环的锁定时间。
[0012] 结合上述技术方案，所述n+2个级联的脉宽提取单元中，相邻级联的两个脉宽提取单元的电容之间的比值为预设数值，该预设数值小于1。该优选方案有利于控制所述电流注入开关模块在信号UP的一个周期内切断向所述低通滤波器的电容端注入电荷。
[0013] 进一步地，所述控制信号生成模块n个比较器、或逻辑电路和一个开关D触发器；这n个比较器按照脉宽提取阵列内部的级联顺序，从第二级的脉宽提取单元开始，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，比较器的反相输入端连接级数较小的脉宽提取单元的脉宽信息输出端，比较器的正相输入端连接级数较大的脉宽提取单元的脉宽信息输出端；这n个比较器的信号输出端分别连接到或逻辑电路的n个输入端，或逻辑电路的输出端连接到开关D触发器的时钟端，开关D触发器的数据输入端和复位端都连接所述使能控制端，开关D触发器的数据输出端作为所述电平提取控制电路的控制输出端；其中，或逻辑电路包括多个或门或其对应的组合逻辑电路。该技术方案的n个比较器的输入端分别接收来自所述脉宽提取阵列输出脉宽信息的电压信号，通过比较来决定所述电平提取控制电路最终的比较结果，然而长时间的工作，可能会由于脉宽提取阵列的电容电荷的泄露，导致脉宽信息输出端的输出电压发生改变，此时通过或门连接的开关D触发器，可以确保脉宽信息输出端在输出边沿跳变信号的情况下，开关D触发器的数据输出端维持输出的电平状态不变，从而提高锁相加速电路的可靠性。
[0014] 一种锁相环系统，包括：鉴频鉴相器，产生脉冲控制信号；电荷泵，用于根据鉴频鉴相器输出的控制信号产生充电电流和放电电流；低通滤波器，用于将电荷泵输出的电流控制信号转换成控制电压，并滤除高频噪声；压控振荡器，用于根据低通滤波器输出的控制电压控制压控振荡器输出信号的频率，在控制电压升高时提升输出信号的振荡频率，在控制电压降低时降低输出信号的振荡频率，在控制电压稳定时，输出信号的振荡频率保持在一个恒值上；分频器，用于将压控振荡器的输出信号进行分频，产生所述鉴频鉴相器的反馈时钟信号；其中，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路；还包括：所述的锁相加速电路，所述锁相加速电路的电平提取控制电路根据鉴频鉴相器输出的控制信号的反信号的占空比变化情况，控制所述锁相加速电路的电流注入开关模块向低通滤波器注入电荷的情况，直到鉴频鉴相器输入的参考时钟信号与反馈时钟信号的相位同步，使得所述锁相加速电路缩短反馈环路的锁相时间。该技术方案通过对外部的使能控制信号进行延迟处理得到n+3个延迟电平，从反映鉴频鉴相器输出的反映参考时钟信号与反馈时钟信号的相位差的控制信号中，提取相应的脉宽信息，作为后续所述电流注入开关模块中用于注入开关控制的电压信号，其中脉宽信息作为电平提取的依据，并由开关 D触发器保证所述电流注入开关模块的导通结果的可靠性。从而将锁相环系统的相位锁定时间缩短，并保证所述低通滤波器输出的控制电压稳定性不变，系统特性、传递函数和噪声性能不发生改变，并且可以拓展应用在其他锁相环系统中时，无需改变器件参数和环路参数。附图说明
[0016] 图2是一种应用于图1所示的锁相环系统的电平提取控制电路的结构示意图。
[0017] 图3是本实用新型实施例提供的一种应用于图2所示的电平提取控制电路的脉宽提取阵列的结构示意图。
[0018] 图4是本实用新型实施例提供的一种应用于图2所示的电平提取控制电路的延时电平产生阵列的结构示意图。
[0019] 图5是图4的延时电平产生阵列的各级D触发器的输出信号跟随输入控制信号UP变化的波形图。
[0020] 图6是本实用新型实施例提供的一种应用于图2所示的电平提取控制电路的控制信号生成模块的结构示意图。
[0021] 图7是图6的控制信号生成模块各个比较器的输入端的输入信号，以及所有比较器的输出信号的或逻辑结果ctrl跟随输入控制信号UP变化的波形图。
[0022] 图8是传统的锁相环系统中的所述低通滤波器的电容输入端VC_DN，以及低通滤波器的信号输出端的电压VC_out在锁相前后的波形图。
[0023] 图9是本实用新型实施例提供的锁相环系统中的所述低通滤波器的电容输入端VC_DN，以及低通滤波器的信号输出端的电压VC_out在锁相前后的波形图。
具体实施方式
[0024] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行详细描述。需要说明的是，下面的电路端口处的端口名称标记对应为该端口输入输出的信号电压。
[0025] 本实用新型实施例提供一种基于电平宽度提取的锁相加速电路，如图1所示，该锁相加速电路适用的锁相环包括:鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路，所述锁相加速电路在传统锁相环基础上增加电平提取控制电路和电流注入开关模块，该锁相加速电路利用鉴频鉴相器输出的反映输入的参考时钟信号与反馈时钟信号相位关系的控制信号，驱动电平提取控制电路控制电流注入开关模块向低通滤波器注入电荷的情况，以及实现步进式地开启电流注入低通滤波器的功能，直到鉴频鉴相器输入的参考时钟信号fref与反馈时钟信号fbk的相位同步，实现参考时钟信号fref与反馈时钟信号fbk的相位同步变化(即相位同步)，避免输入压控振荡器的控制电压过冲的同时，也抵消反馈环路的延时，减小锁相时间。
[0026] 如图1所示，电平提取控制电路设有驱动输入端UP、使能控制端EN和控制输出端ctr_kep；电流注入开关模块设有电流步进控制端UP和电流注入控制端ctr_kep，即电平提取控制电路的控制输出端ctr_kep连接电流注入开关模块的电流注入控制端ctr_kep；电平提取控制电路的使能控制端EN连接外部的使能信号源 EN，用于控制反馈环路开启相位锁定工作，开始自动调整参考时钟信号fref与反馈时钟信号fbk之间的相位关系。同时，电流注入开关模块的电流步进输入控制端UP和电平提取控制电路的驱动输入端UP都连接于鉴频鉴相器的一个预设控制信号输出端UP，本实施例中的UP可以代表预设控制信号输出端及其相连接的端口处传输的电压信号。在所述鉴频鉴相器内部，通过比较输入的参考时钟信号fref与反馈时钟信号fbk生成控制信号UP、DN、UPB和DNB，信号UPB和信号DN用于控制电荷泵中的电流开关MOS管，而信号UP和信号DNB 用于控制抵消电荷共享，信号UPB与信号UP是一对相反电平信号，信号DNB和信号DN也是一对相反电平信号，具体地，信号DN在低通滤波器输出的控制电压的上升阶段之后保持为恒定的信号，所以，信号DNB和信号 DN都不适于步进式调节电流。现有技术使用信号UPB控制电荷泵的电流开关装置，若将该信号用于控制电流注入开关模块，则对电荷泵的输出电流造成影响。因此本实施例采用鉴频鉴相器的一个预设控制信号输出端输出的UP信号控制电流注入开关模块，即鉴频鉴相器输出的用于控制电荷泵进行电流注入的控制信号的反信号用于控制电流注入开关模块的通断，不会对电荷泵造成影响。
[0027] 如图1所示，所述低通滤波器的信号输入端VC_in连接电荷泵的信号输出端，低通滤波器的电容输入端 VC_DN连接电流注入开关模块的信号输出端，用于在接收电荷泵的信号输出端提供的电荷的同时，也接收电流注入开关模块的信号输出端注入的电荷，并将接收积累的电荷生成控制电压，通过低通滤波器的信号输出端VC_out输出给压控振荡器，其中，低通滤波器的电容输入端VC_DN是：在低通滤波器内部的阻容串联支路中，电阻R及其串联的电容C10的连接节点。图1实施例所示的低通滤波器是一个二阶低通滤波器，所述二阶低通滤波器包括第一滤波电容C10、第二滤波电容C20和电阻R3，所述电流注入控制模块的信号输出端(即图1的VC_DN)同时连接第一滤波电容C10的一端和电阻R的一端，第一滤波电容C10的另一端接地，电阻R的另一端连接第二滤波电容C20的一端，第二滤波电容C20的另一端接地，其中，第一滤波电容C10和电阻R的连接节点为所述低通滤波器的电容输入端VC_DN，电阻R和第二滤波电容C20的连接节点作为所述低通滤波器的信号输入端VC_in，电阻R和第二滤波电容C20的连接节点也作为所述低通滤波器的信号输出端 VC_out。除图1所示的实施例之外，对于所述锁相加速电路，三阶低通滤波电路等多阶低通滤波器适用(图中未表示出)，并且无需改变任何环路参数，滤波电阻和滤波电容的连接节点可作为低通滤波器的输入端或输出端，可用于接收所述电流注入开关模块注入的电荷和电荷泵充放电过程中注入的电荷。同时也可以根据所述锁相加速电路提供的快速锁定能力，对其他性能进行优化。所述低通滤波器的功能是把与相位误差相关的由所述鉴频鉴相器输出的脉冲控制信号(通过电荷泵充电放电的形式)转换成稳定的控制信号并滤除噪声。
[0028] 需要说明的是，在所述锁相环中，锁相环的锁定过程分为频率调整阶段和相位调整阶段，锁相环开始工作，使能控制信号由低电平变为高电平，本实施例可认为电平提取控制电路的使能控制端EN由低电平变为高电平，所述锁相环开始工作并进入频率调整阶段，由于使能信号EN的使能控制，压控振荡器开始产生输出时钟频率信号，并经分频器反馈到鉴频鉴相器，在这一阶段中，UP信号先处于一长段高电平，当鉴频鉴相器接收到反馈信号时，根据参考时钟信号fref与反馈时钟信号fbk的相位关系输出占空比不规律变化的控制信号UP；在信号UP处于长段高电平时，电平提取控制电路的控制输出端ctr_kep处于低电平，导通所述电流注入开关模块，从而对所述低通滤波器内部的滤波电容注入电荷，加速调节频率的过程，使得所述低通滤波器输出至压控振荡器的电压提升，直至接近并略低于最终稳定电压，因此反馈时钟信号fbk的频率略低于参考时钟信号fref的频率，促进信号UP跳过前述的不规律变化阶段，进入相位调整阶段。进入相位调整阶段后，信号UP被鉴频鉴相器调节为占空比规律变化的矩形波信号，其变化规律是：结合图5和图7可知信号UP的低电平宽度先减小再增加(由于本实施例的锁相环在进入相位调整阶段时，所述低通滤波器输出至压控振荡器的电压略低于最终稳定电压，因此只考虑这一种情况)，直至信号UP的低电平宽度几乎等于信号UP的周期宽度，信号UP的脉冲宽度极小。
[0029] 具体地，信号UP的变化趋势反映了鉴频鉴相器输入的反馈信号和参考信号的相位关系。当信号UP的低电平宽度增加时，表示反馈时钟信号fbk的频率小于参考时钟信号fref的频率，此阶段，参考时钟信号fref 超前于反馈时钟信号fbk，且参考时钟信号fref相对于反馈时钟信号fbk的超前电平宽度增大，所述低通滤波器输出的用于控制压控振荡器的电压VC低于最终稳定电压，同时通过电荷泵给所述低通滤波器相应的电容注入电流，提升低通滤波器的信号输出端VC_out的电压，反馈时钟信号fbk的频率也随之提升，导致信号UP的低电平宽度的增加速度逐渐减小，直到反馈时钟信号fbk的频率等于参考时钟信号fref的频率时，信号UP的低电平宽度不再增加，由于锁相环的反馈延时特性，此时低通滤波器的信号输出端VC_out的电压已经略高于最终稳定电压，此时由于反馈时钟信号fbk和参考时钟信号fref的相位未对齐，所以仍需要进行相位同步过程，然后继续提升低通滤波器的信号输出端VC_out的电压，反馈时钟信号fbk的频率大于参考时钟信号fref的频率，控制信号UP的低电平宽度开始减小，此时低通滤波器的信号输出端VC_out的电压超过最终稳定电压值，随后进入衰减振荡过程，直至锁相。
[0030] 在前述相位锁定的过程，首先进入频率调整阶段，由于所述反馈环路的延时作用，信号UP经历一长段高电平，所述电流注入开关模块被导通，快速给所述电容输入端VC_DN注入电荷，信号输出端VC_out的电压快速提升，并使信号输出端VC_out的电压接近最终稳定电压，而后，随着反馈信号的来临，信号UP变为低电平宽度规律变化的跳变信号，由频率调整阶段切换到相位调整阶段，开始步进式调整所述电流注入开关模块的阶段，所述电平提取控制电路用于根据该控制信号输出端输出信号UP的占空比变化情况，在适当的时刻使控制输出端ctr_kep输出的信号跳变，从而关断对低通滤波器的电容输入端VC_DN注入电荷。
[0031] 具体地，所述电平提取控制电路通过延迟处理所述电平提取控制电路的使能控制端EN信号，来确定多个提取区间，在锁相稳定前挨个提取信号UP在不同时间阶段的低电平脉宽信息，即比较控制输出端输出的信号UP在不同时间阶段的低电平脉宽的大小。当所述低通滤波器的信号输出端VC_out的电压接近稳定时，所述控制输出端ctr_kep输出发生跳变，完成锁相加速，提升了反馈时钟信号fbk与参考时钟信号fref的相位同步的速度，有利于所述锁相环进入平稳的衰减振荡锁定过程，因此可以较大的降低锁相时间，使锁相环快速锁定，从而减小锁相时间。且所述电平提取控制电路根据脉冲信号UP的低电平宽度的变化规律，选择在信号UP的脉冲宽度增长趋势开始变化时刻，此时反馈时钟信号fbk的频率接近参考时钟信号fref的频率，使得电平提取控制电路的控制输出端ctr_kep输出高电平，从而关断锁相加速电路的工作，此时通过关断锁相加速电路来避免所述低通滤波器发生电荷过冲。与现有技术相比，本实施例建立在纯硬件电路的基础上，通过快速注入电荷，快速提升所述低通滤波器的信号输出端VC_out的电压；电平提取控制电路根据反映参考时钟信号与反馈时钟信号的相位关系的控制信号UP的跳变情况，来控制电流注入开关模块的电流导通状态，配合信号UP的占空比变化步进控制向低通滤波器注入电荷，缩短锁相的时间，同时在接近锁相时关断锁相加速电路，避免对环路参数产生影响。
[0032] 如图1所示，所述电流注入开关模块包括：供电电源VCC、第一零NMOS管MN10、第二零NMOS管MN20和第一零PMOS管MP10；第一零NMOS管MN10的源极连接第二零NMOS管MN20的漏极，第一零NMOS管MN10的栅极连接第一零NMOS管MN10的漏极，第一零NMOS管MN10的漏极连接供电电源VCC，使得第一零NMOS管MN10作为限流 MOS管；第二零NMOS管MN20的漏极连接第一零NMOS管MN10的源极，第二零NMOS管MN20的源极连接第一零PMOS 管MP10的源极，第二零NMOS管MN20的栅极连接所述预设控制信号输出端UP，作为所述电流注入开关模块的电流步进输入控制端UP，用于根据所述预设控制信号输出端输出信号UP的跳变状态改变第二零NMOS管MN20 的导通情况，以实现所述电流注入开关模块步进式注入电流；第一零PMOS管MP10的源极连接第二零NMOS管 MN20的源极，第一零PMOS管MP10的栅极连接电平提取控制电路的控制输出端ctr_kep，作为所述电流注入开关模块的电流注入控制端ctr_kep；第一零PMOS管MP10的漏极作为所述电流注入开关模块的信号输出端，连接所述低通滤波器的电容输入端VC_DN；当信号UP为高时导通第二零NMOS管MN20，当信号UP为低时关断第二零NMOS管MN20；同时，信号ctr_kep为高时关断第一零PMOS管MP10，信号ctr_kep为低时导通第一零PMOS 管MP10；当第二零NMOS管MN20和第一零PMOS管MP10同时导通时，所述电流注入开关模块控制供电电源VCC 给所述低通滤波器的电容输入端VC_DN注入电流，加速电压VC_DN变化，从而加速所述低通滤波器给所述压控振荡器输出的控制电压的变化，否则关断所述锁相加速电路。所述电流注入开关模块同时利用所述预设控制信号输出端输出信号配合其驱动电平提取控制电路输出的控制信号，在开始时快速注入电荷，在接近锁相时控制注入所述低通滤波器的电流呈步进式注入，从而减小所述低通滤波器的电容输入端的电压过冲。也保证所适用的锁相环系统的稳定性不受影响。
[0033] 如图2、3、4和6所示，所述电平提取控制电路包括脉宽提取阵列、延时电平产生阵列和控制信号生成模块；所述驱动输入端UP连接延时电平产生阵列设置的时钟输入端UP，所述使能控制端EN连接延时电平产生阵列设置的数据输入端；延时电平产生阵列内部包括n+3个级联的D触发器，分别对应设置n+3个数据输出端Q1、Q2、Q3、…Qn+3，其中，与所述使能控制端EN连接的D触发器为第一级D触发器，与第一级D触发器级联的D触发器的级数依次递增，相应的，级联的脉宽提取单元的级数与相连接的相邻级联的两个D触发器中较小的级数相同，当某一级的脉宽提取单元分别与第一级D触发器的数据输出端Q1和第二级D触发器的数据输出端Q2相连接，则脉宽提取单元属于脉宽提取阵列的第一级脉宽提取单元。脉宽提取阵列内部包括 n个级联的脉宽提取单元，每个脉宽提取单元都设置配有2个脉冲输入端、1个电荷泄放控制端、1个驱动端和1个脉宽信息输出端；相邻级联的脉宽提取单元都有一个共同的脉冲输入端，连接同一级的D触发器，这一级D触发器的级数为相邻级联的脉宽提取单元中后一级的脉宽提取单元的级数相同。n+2个级联的脉宽提取单元的驱动端都连接于延时电平产生阵列设置的时钟输入端UP。延时电平产生阵列中相邻级联的两个D 触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端，比如，第二级D触发器的数据输出端Q2和第三级D触发器的数据输出端Q3连接到第二级的脉宽提取单元的两个脉冲输入端。在延时电平产生阵列中，与所述使能控制端连接的D触发器的反相输出端Q1B连接每个脉宽提取单元的电荷泄放控制端。控制信号生成模块内置的n个比较器，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，包括其中一个比较器的正相输入端连接第n+2级的脉宽提取单元的脉宽信息输出端Vn+2，该比较器的反相输入端连接第n+1级(n>1)的脉宽提取单元的脉宽信息输出端Vn+1；相邻两个比较器各自只存在一个输入端连接同一脉宽提取单元的脉宽信息输出端，第一个比较器的反相输入端连接第二级的脉宽提取单元的脉宽信息输出端V2，第一个比较器的正相输入端连接第三级的脉宽提取单元的脉宽信息输出端V3，第二个比较器的反相输入端连接第三级的脉宽提取单元的脉宽信息输出端V3，第二个比较器的正相输入端连接第四级的脉宽提取单元的脉宽信息输出端V4，第三个比较器的反相输入端连接第四级的脉宽提取单元的脉宽信息输出端V4，第三个比较器的正相输入端连接第五级的脉宽提取单元的脉宽信息输出端V5，因此，连接同一脉宽提取单元的脉宽信息输出端的相邻两个比较器的输入端属性不同，非相邻两个比较器的输入端不连接同一脉宽提取单元的脉宽信息输出端。本实施例先将所述使能控制端输出的使能控制信号EN送往延时电平产生阵列进行延迟处理，得到n+3个延时电平；然后通过每相邻两级延迟输出信号控制脉宽提取阵列中对应的一级的脉宽提取单元的导通情况，实现将所述驱动输入端输出信号UP的每一个周期内低电平宽度提取转换为电压信息，存入脉宽提取单元的电容内部，再由所述控制信号生成模块内部的比较器比较脉宽提取单元输出的代表脉宽信息的电压值，以确定所述电流注入开关模块向所述低通滤波器注入电荷的情况，从而达到步进式注入电流的技术效果，提高所述低通滤波器的电容输入端的电荷变化速度，降低电容输入端VC_DN出现电压过充的频率，缩短相位锁定的时间；且根据电路的逻辑关系进行适当的级数扩展和电路参数调节，以获得更精确的控制效果，在级数扩展的过程中，由于电路结构简单，易于集成，并未明显提高电路的复杂度。
[0034] 作为一种实施例，在所述延时电平产生阵列内，n优选为5，则所述延时电平产生阵列通过八个D触发器的级联组成，如图4所示，其连接结构为：第一级D触发器的数据输入端D连接所述使能控制端EN；在相邻级联的两个D触发器中，后一级的D触发器的数据输入端D连接前一级的D触发器的数据输出端Q，分别对应设置8个数据输出端Q1、Q2、Q3、Q4、Q5、Q6、Q7和Q8，每一级D触发器的时钟端都连接所述驱动输入端 UP，每一级D触发器的复位端CLR都连接所述使能控制端EN。信号EN由低电平变为高电平，标志着所述锁相环开始新一轮的相位锁定工作，如图5所示，信号UP在t0时刻产生第一个上升沿，第一级D触发器的输出端 Q1输入信号EN，使得输出信号Q1变成高电平。由于第一级D触发器的延迟，第二级D触发器在信号UP的第一个上升沿来临时处于低电平，直到t1时刻第二级D触发器的输出端Q2仍为低电平，t0至t1之间信号UP保持为较长时间段的高电平状态，后续级数更高的D触发器的输出端Q3、Q4、Q5、Q6、Q7、Q8保持为低电平， t0至t1时间段内的信号UP变为低电平时级联的各个D触发器的输出信号都不发生变化，但可用于导通所述电流注入开关模块的第一零PMOS管MP10，通过第一零NMOS管MN10和第二零NMOS管MN20向所述低通滤波器的电容输入端VC_DN注入电荷，加速锁相环的调频进程。在t1时刻，信号UP的第二个上升沿来临，第一级D触发器的输出端Q1仍为高电平，不发生改变，第二级D触发器的输出端Q2接收第一级D触发器的输出端Q1的高电平。同样由于延迟影响，第三级D触发器在信号UP的第二个上升沿来临时，其输入端Q2为低电平，因此第三级D触发器的输出端为低电平,直到t2时刻的UP信号的第三个上升沿到来，其中，t0至t2时间段内信号 UP表现为不规律变化，处于所述的频率调整阶段。同样的原理，每当信号UP的下一次上升沿来临，下一级 D触发器的输出变为高电平，实现延时电平的产生，直到t7时刻，其中，本实施例设置t7时刻相位锁定；然后，信号UP表现为低电平和高电平脉冲，其中信号UP的低电平宽度几乎等于信号UP的一个周期。故t2至 t7时刻处于相位调整阶段，信号UP的低电平宽度先减小再增加，t7时刻之后，UP信号的低电平宽度不再增加，进入锁相稳定状态。
[0035] 所述脉宽提取阵列包括供电电源VCC和n+2个级联的脉宽提取单元，在前述实施例的基础上，n优选为5，如图3所示，第一级脉宽提取单元包括第一脉宽测试NMOS管MN1、第一脉宽测试PMOS管MP1、第一开关PMOS 管MP11、第一重置控制NMOS管MN11和第一电容C1，第一脉宽测试NMOS管MN1的栅极连接所述延时电平产生阵列内第一级的D触发器的数据输出端Q1，第一脉宽测试PMOS管MP1的栅极连接所述延时电平产生阵列内第二级的D触发器的数据输出端Q2，第二级的D触发器与第一级的D触发器是相邻级联的连接关系，以满足所述延时电平产生阵列中相邻级联的两个D触发器的数据输出端对应连接到脉宽提取阵列的相匹配级数的脉宽提取单元的两个脉冲输入端，其中，第一脉宽测试NMOS管MN1的栅极和第一脉宽测试PMOS管MP1的栅极分别作为所述2个脉冲输入端；第一脉宽测试PMOS管MP1的源极连接供电电源VCC，第一脉宽测试PMOS管MP1的漏极连接第一脉宽测试NMOS管MN1的漏极，第一脉宽测试NMOS管MN1的源极连接第一开关PMOS管MP11的源极，第一开关PMOS管MP11的栅极作为所述脉宽提取单元的驱动端UP，第一重置控制NMOS管MN11的栅极作为所述电荷泄放控制端Q1B，第一重置控制NMOS管MN11的漏极同时连接第一开关PMOS管MP11的漏极和第一电容C1 的上极板，第一重置控制NMOS管MN11的漏极和第一电容C1的上极板的连接节点V1作为所述脉宽信息输出端，第一电容C1的下极板和第一重置控制NMOS管MN11的源极都接地。
[0036] 如图3所示，第二级脉宽提取单元包括第二脉宽测试NMOS管MN2、第二脉宽测试PMOS管MP2、第二开关 PMOS管MP22、第二重置控制NMOS管MN22和第二电容C2，第二脉宽测试NMOS管MN2的栅极连接所述延时电平产生阵列内第二级的D触发器的数据输出端Q2，第二脉宽测试PMOS管MP2的栅极连接所述延时电平产生阵列内第三级的D触发器的数据输出端Q3，第二脉宽测试PMOS管MP2的源极连接供电电源VCC，第二脉宽测试PMOS 管MP2的漏极连接第二脉宽测试NMOS管MN2的漏极，第二脉宽测试NMOS管MN2的源极连接第二开关PMOS管 MP22的源极，第二开关PMOS管MP22的栅极作为所述脉宽提取单元的驱动端UP，第二重置控制NMOS管MN22的栅极作为所述电荷泄放控制端Q1B，第二重置控制NMOS管MN22的漏极同时连接第二开关PMOS管MP22的漏极和第二电容C2的上极板，第二重置控制NMOS管MN22的漏极和第二电容C2的上极板的连接节点V2作为所述脉宽信息输出端，第二电容C2的下极板和第二重置控制NMOS管MN22的源极都接地。
[0037] 同理，如图3所示，第三级脉宽提取单元包括第三脉宽测试NMOS管MN3、第三脉宽测试PMOS管MP3、第三开关PMOS管MP33、第三重置控制NMOS管MN33和第三电容C3，第三脉宽测试NMOS管MN3的栅极连接所述延时电平产生阵列内第三级的D触发器的数据输出端Q3，第三脉宽测试PMOS管MP3的栅极连接所述延时电平产生阵列内第四级的D触发器的数据输出端Q4，第三脉宽测试PMOS管MP3的源极连接供电电源VCC，第三脉宽测试PMOS管MP3的漏极连接第三脉宽测试NMOS管MN3的漏极，第三脉宽测试NMOS管MN3的源极连接第三开关 PMOS管MP33的源极，第三开关PMOS管MP33的栅极作为所述脉宽提取单元的驱动端UP，第三重置控制NMOS管 MN33的栅极作为所述电荷泄放控制端Q1B，第三重置控制NMOS管MN33的漏极同时连接第三开关PMOS管MP33 的漏极和第三电容C3的上极板，第三重置控制NMOS管MN33的漏极和第三电容C3的上极板的连接节点V3作为所述脉宽信息输出端，第三电容C3的下极板和第三重置控制NMOS管MN33的源极都接地。其中，所有级联的脉宽提取单元的开关PMOS管的栅极都连接于所述时钟输入端，所有级联的脉宽提取单元的重置控制NMOS管的栅极都连接在一个节点，该节点为第一级D触发器的反相输出端Q1B。
[0038] 如图3所示，第四级脉宽提取单元包括第四脉宽测试NMOS管MN4、第四脉宽测试PMOS管MP4、第四开关 PMOS管MP44、第四重置控制NMOS管MN44和第四电容C4，第四脉宽测试NMOS管MN4的栅极连接所述延时电平产生阵列内第四级的D触发器的数据输出端Q4，第四脉宽测试PMOS管MP4的栅极连接所述延时电平产生阵列内第五级的D触发器的数据输出端Q5，第四脉宽测试PMOS管MP4的源极连接供电电源VCC，第四脉宽测试PMOS 管MP4的漏极连接第四脉宽测试NMOS管MN4的漏极，第四脉宽测试NMOS管MN4的源极连接第四开关PMOS管 MP44的源极，第四开关PMOS管MP44的栅极作为所述脉宽提取单元的驱动端UP，第四重置控制NMOS管MN44的栅极作为所述电荷泄放控制端Q1B，第四重置控制NMOS管MN44的漏极同时连接第四开关PMOS管MP44的漏极和第四电容C4的上极板，第四重置控制NMOS管MN44的漏极和第四电容C4的上极板的连接节点V4作为所述脉宽信息输出端，第四电容C4的下极板和第四重置控制NMOS管MN44的源极都接地。
[0039] 如图3所示，第五级脉宽提取单元包括第五脉宽测试NMOS管MN5、第五脉宽测试PMOS管MP5、第五开关 PMOS管MP55、第五重置控制NMOS管MN55和第五电容C5，第五脉宽测试NMOS管MN5的栅极连接所述延时电平产生阵列内第五级的D触发器的数据输出端Q5，第五脉宽测试PMOS管MP5的栅极连接所述延时电平产生阵列内第六级的D触发器的数据输出端Q6，第五脉宽测试PMOS管MP5的源极连接供电电源VCC，第五脉宽测试PMOS 管MP5的漏极连接第五脉宽测试NMOS管MN5的漏极，第五脉宽测试NMOS管MN5的源极连接第五开关PMOS管 MP55的源极，第五开关PMOS管MP55的栅极作为所述脉宽提取单元的驱动端UP，第五重置控制NMOS管MN55的栅极作为所述电荷泄放控制端Q1B，第五重置控制NMOS管MN55的漏极同时连接第五开关PMOS管MP55的漏极和第五电容C5的上极板，第五重置控制NMOS管MN55的漏极和第五电容C5的上极板的连接节点V5作为所述脉宽信息输出端，第五电容C5的下极板和第五重置控制NMOS管MN55的源极都接地。
[0040] 如图3所示，第六级脉宽提取单元包括第六脉宽测试NMOS管MN6、第六脉宽测试PMOS管MP6、第六开关 PMOS管MP66、第六重置控制NMOS管MN66和第六电容C6，第六脉宽测试NMOS管MN6的栅极连接所述延时电平产生阵列内第六级的D触发器的数据输出端Q6，第六脉宽测试PMOS管MP6的栅极连接所述延时电平产生阵列内第七级的D触发器的数据输出端Q7，第六脉宽测试PMOS管MP6的源极连接供电电源VCC，第六脉宽测试PMOS 管MP6的漏极连接第六脉宽测试NMOS管MN6的漏极，第六脉宽测试NMOS管MN6的源极连接第六开关PMOS管MP66的源极，第六开关PMOS管MP66的栅极作为所述脉宽提取单元的驱动端UP，第六重置控制NMOS管MN66的栅极作为所述电荷泄放控制端Q1B，第六重置控制NMOS管MN66的漏极同时连接第六开关PMOS管MP66的漏极和第六电容C6的上极板，第六重置控制NMOS管MN66的漏极和第六电容C6的上极板的连接节点V6作为所述脉宽信息输出端，第六电容C6的下极板和第六重置控制NMOS管MN66的源极都接地。
[0041] 如图3所示，第七级脉宽提取单元包括第七脉宽测试NMOS管MN7、第七脉宽测试PMOS管MP7、第七开关 PMOS管MP77、第七重置控制NMOS管MN77和第七电容C7，第七脉宽测试NMOS管MN7的栅极连接所述延时电平产生阵列内第七级的D触发器的数据输出端Q7，第七脉宽测试PMOS管MP7的栅极连接所述延时电平产生阵列内第八级的D触发器的数据输出端Q8，第七脉宽测试PMOS管MP7的源极连接供电电源VCC，第七脉宽测试PMOS 管MP7的漏极连接第七脉宽测试NMOS管MN7的漏极，第七脉宽测试NMOS管MN7的源极连接第七开关PMOS管 MP77的源极，第七开关PMOS管MP77的栅极作为所述脉宽提取单元的驱动端UP，第七重置控制NMOS管MN77的栅极作为所述电荷泄放控制端Q1B，第七重置控制NMOS管MN77的漏极同时连接第七开关PMOS管MP77的漏极和第七电容C7的上极板，第七重置控制NMOS管MN77的漏极和第七电容C7的上极板的连接节点V7作为所述脉宽信息输出端，第七电容C7的下极板和第七重置控制NMOS管MN77的源极都接地。
[0042] 结合图3可知，根据第一脉宽测试NMOS管MN1和第一脉宽测试PMOS管MP1的栅极控制方式，只有在第一级的D触发器的数据输出端Q1为高电平，且第二级的D触发器的数据输出端Q2为低电平时才能够向第一电容 C1注入电荷，由图5可知，t0至t1的时间段满足上述状态，同时第一开关PMOS管MP11的栅极受UP信号控制，在第一脉宽测试NMOS管MN1和第一脉宽测试PMOS管MP1均导通的这一时间区间中，只有信号UP为低电平时, 能够给第一电容C1注入电荷，第一电容C1两端承载的电压大小和注入电荷的时间成正比，从而实现提取信号UP的第一个低电平的宽度信息的功能；同理的，当第二级的D触发器输出端Q2输出高电平，第三级的D触发器的数据输出端Q3为低电平时，即图5的t1至t2的时间段作为第二级的提取区间，当UP信号在这一区间保持低电平时，才能给第二电容C2注入电荷，第二电容C2两端承载的电压大小和注入电荷的时间成正比，从而实现提取信号UP的第二个低电平的宽度信息；同理，第n级的D触发器输出端Qn输出高电平，第n+1级的D触发器的数据输出端Qn+1，且信号UP为低电平时，后续各级的脉宽提取单元在相应的提取区间提取对应低电平宽度信息，并转化为电压信息分别由各级的脉宽提取单元的所述脉宽信息输出端V1、V2、V3、V4、 V5、V6和V7。当信号EN由低电平变为高电平，第一级D触发器的数据输出端Q1输出低电平，其反相输出端 Q1B则输出高电平，从而导通各级的脉宽提取单元中的重置控制NMOS管，进而将电容上的电荷释放掉，确保V1至V7的电压提取不受影响。当第一级D触发器的数据输出端Q1输出低电平变为高电平，其反相输出端 Q1B则输出高电平，结束电荷释放过程，直到下一次锁相环重新启动。本实施例根据所述延时电平产生阵列的各相邻级联的D触发器输出的延迟信号，确定各级脉宽提取单元的提取区间上对应低电平宽度信息，并存储在对应一级脉宽提取单元的电容内，通过改变相邻两级脉宽提取单元的电容比值来调节脉宽提取单元中各电容的电压大小关系，进而实现所述电平提取控制电路控制所述电流注入开关模块通断电流的时刻，可以抵消因锁相环环路反馈的延时造成的锁相时间增加，使得所述低通滤波器输出的控制电压趋于稳定，缩短锁相环的锁定时间。
[0043] 需要说明的是，前述7个级联的脉宽提取单元中，相邻级联的两个脉宽提取单元的电容之间的比值为预设数值，该预设数值小于1。电容值关系满足Cn*K＝Cn+1(n：级数)，根据具体锁相环的实际工作状态确定K值，约在0.8至1之间，本实施例的K优选为0.9。该优选例有利于控制所述电流注入开关模块在补偿因反馈环路延迟造成的锁相时间增加的情况下，切断向所述低通滤波器的电容端注入电荷。
[0044] 所述控制信号生成模块包括n个比较器、或逻辑电路和一个开关D触发器；这n个比较器按照脉宽提取阵列内部的级联顺序，从第二级的脉宽提取单元开始，每个比较器的正反相输入端分别连接相邻级联的脉宽提取单元的脉宽信息输出端，比较器的反相输入端连接级数较小的脉宽提取单元的脉宽信息输出端，比较器的正相输入端连接级数较大的脉宽提取单元的脉宽信息输出端；其中，或逻辑电路包括多个或门或其对应的组合逻辑电路。如图6所示，所述控制信号生成模块包括5个比较器、一个五输入或门和一个开关D 触发器；其中，比较器cmp1的负输入端连接第二级的脉宽提取单元的脉宽信息输出端V2，正输入端连接第三级的脉宽提取单元的脉宽信息输出端V3；比较器cmp2的负输入端连接第三级的脉宽提取单元的脉宽信息输出端V3，正输入端连接第四级的脉宽提取单元的脉宽信息输出端V4；比较器cmp3的负输入端连接第四级的脉宽提取单元的脉宽信息输出端V4，正输入端连接第五级的脉宽提取单元的脉宽信息输出端V5；比较器 cmp4的负输入端连接第五级的脉宽提取单元的脉宽信息输出端V5，正输入端连接第六级的脉宽提取单元的脉宽信息输出端V6；比较器cmp5的负输入端连接第六级的脉宽提取单元的脉宽信息输出端V6，正输入端连接第七级的脉宽提取单元的脉宽信息输出端V7；比较器cmp1、比较器cmp2、比较器cmp3、比较器cmp4和比较器cmp5的输出端都连接于所述五输入或门的输入端，所述五输入或门的输出端ctr连接所述开关D触发器的时钟端，所述的数据输入端D和复位端CLR都连接所述使能控制端EN，所述开关D触发器的数据输出端Q作为所述电平提取控制电路的控制输出端ctr_kep。
[0045] 所述控制信号生成模块的作用是通过比较器依次比较V2、V3、V4、V5、V6和V7的电压值关系，在一个适合的时刻进行控制信号关断输出。本实施例对比较器cmp1、比较器cmp2、比较器cmp3、比较器cmp4和比较器cmp5内部的MOS管比例进行调整，如图7所示，使得前述的比较器在信号UP的第一个上升沿到来之前，即t0时刻之前，前述的比较器的正反输入均为零时输出为零，因此当所述锁相环开始工作时，前述的比较器的正反相输入端输出均为0，即V1、V2、V3、V4、V5、V6和V7均为0，则前述的比较器的输出均为0。t1 时刻处是信号UP的第二个上升沿到来的时刻，由于第一级的脉宽提取单元的低电平宽度提取电压V1处于频率调整阶段和相位调整阶段的过渡区，在该过渡区内，由于用于反映反馈时钟信号fbk与参考时钟信号fref 的相位关系的信号UP的低电平宽度不稳定，所以不将该脉宽信息送入所述控制信号生成模块的比较器参与比较。
[0046] 需要说明的是，当比较器cmp1、比较器cmp2、比较器cmp3、比较器cmp4和比较器cmp5中存在输出信号为高电平时，前述的五输入或门的输出端ctr为高电平，否则前述的五输入或门的输出端ctr为低电平。如图7所示，电压V2在时刻t2升高，而电压V3保持为低电平，由于比较器cmp1的负输入端连接V2，比较器cmp1 的正输入端连接V3，此时V3为0，因此比较器cmp1的输出信号为0。随着信号UP的第四个上升沿的到来，电压V3在时刻t3升高，电压V3发生变化，此时，电压V2仍是大于电压V3，比较器cmp1输出仍为0，也意味着信号UP的低电平宽度在t1至t3时间段内是保持减小的趋势的；若电压V2小于电压V3，比较器cmp1输出为高电平，也意味着信号UP的低电平宽度在t1至t3时间段内整体上表现为增大的趋势(图7中未表示出)。在t2 至t3的时间段内，比较器cmp2的负输入端为电压V3，比较器cmp2的正输入端接入的电压V4仍保持为零，因此比较器cmp2输出为零。随着信号UP的第五个上升沿的到来，电压V4在时刻t4升高，比较器cmp2按照前述实施例的方法比较电压V3和电压V4大小，从而判断出信号UP在t2至t4时间段的低电平宽度是否增大或减小。同理，比较器cmp3、比较器cmp4和比较器cm5均按照前述的原理进行比较输出。
[0047] 需要说明的是，比较器cmp2输出变为高电平时，需要确保所述控制信号生成模块输出为高电平，比较器cmp3、比较器cmp4和比较器cmp5还会基于延迟获取的电压信号继续进行比较输出，但是已经不影响所述控制信号生成模块的输出结果，但是在不同的工艺等条件下，比较器的性能有所不同，因此可能会导致比较器的输出产生振荡，从而导致所述五输入或门的输出端ctr产生振荡，或者，由于长时间的工作，可能会由于所述脉宽提取单元的电容内电荷的泄露，导致该脉宽提取单元的脉宽信息输出端释放的电压发生改变，从而导致比较器的输出发生改变，引起所述五输入或门的输出端信号ctr改变。因此需要将所述五输入或门的输出端连接至所述开关D触发器的时钟端，而所述开关D触发器的数据输入端D连接EN信号，锁相环开始工作后，当所述五输入或门的输出端信号ctr的第一个上升沿来临时，所述开关D触发器输出端由低电平变为高电平，并在之后的工作过程中，即使所述开关D触发器的时钟端仍有上升沿来临，由于所述开关D触发器的数据输入端D接入的信号EN保持高电平不变，所以所述开关D触发器的数据输出端Q输出的信号 ctr_kep不发生改变，仍为高电平，从而确保脉宽信息输出端在输出边沿跳变信号的情况下，开关D触发器的数据输出端维持数据输入端的电平状态不变，从而提高锁相加速电路的可靠性。
[0048] 综上，所述脉宽提取阵列提取信号UP在七个不同时间段的信号UP的低电平宽度信息，通过内部的电容转化为电压值V1至V7，根据信号UP的低电平宽度变化信息来裁定所述电流注入开关模块导通的时间以及鉴频鉴相器输入的参考时钟信号fref与反馈时钟信号fbk的相位同步的时刻(确定为锁相稳定的状态)，并通过所述控制信号生成模块发出可靠的信号ctr_kep去控制所述电流注入开关模块。如图7所示，t5时刻之前，信号ctr保持为低电平，说明比较器cmp1、比较器cmp2和比较器cmp3所比较的相邻级联的脉宽提取单元的脉宽信息输出端的结果都为0；在相邻级联的脉宽提取单元中，级数较大的脉宽提取单元的脉宽信息输出端的电压Vn+1还没大于级数较小的脉宽提取单元的脉宽信息输出端Vn，从而不足以控制信号ctr翻转为高电平，表明信号UP的低电平宽度变化状态仍处于减小阶段。电压V6在t6时刻由低电平升高后，电压V6大于电压V5，比较器cmp4输出为高电平，所述五输入或门的输出端信号ctr输出高电平，信号UP的低电平宽度不断增大直到参考时钟信号fref等于反馈时钟信号fbk，即t7时刻后，信号UP的低电平宽度接近该时间段内信号UP的一个周期长度，往后，参考时钟信号fref和反馈时钟信号fbk基于锁相环的反馈延时特性进行调整，直到两者相位开始同步变化。所述低通滤波器用于控制所述压控振荡器的控制电压不需要提升，而是趋向稳定，所以，通过信号ctr切断所述电流注入开关模块向所述低通滤波器的电容端VC_DN注入电荷，需要注意的是，所述电流注入开关模块不仅仅是由信号ctr控制，还需要考虑信号UP的电平情况，即在信号ctr在低电平阶段，所述电流注入开关模块的第一零PMOS管MP10被导通，但还需要考虑所述电流注入开关模块的第二零NMOS管MN20的栅极连接的信号UP是否为高电平。虽然第一零PMOS管MP10被导通，但是第二零NMOS管MN20的栅极输入的信号UP为低电平，所述电流注入开关模块仍然无法向所述低通滤波器的电容端 VC_DN注入电荷，故所述电流注入开关模块处于相位调整阶段，在信号UP的控制下以步进式进行电流注入。当所述开关D触发器的数据输出端输出的信号ctr_kep为高电平时，第二零NMOS管MN20的开关状态不对所述低通滤波器造成影响。当所述锁相环重新启动，通过所述开关D触发器的复位设置，所述开关D触发器输出重新回到低电平直到控制信号ctr再次变为高电平。
[0049] 本实施例还可以通过改变所述第一电容C1、所述第二电容C2、所述第三电容C3、所述第四电容C4、所述第五电容C5、所述第六电容C6和所述第七电容C7之间的比例关系，来改变控制信号ctr的关断所述电流注入开关模块的时间，即减小比例参数K可以控制所述电流注入开关模块提前关断，增大比例参数K可以控制所述电流注入开关模块延迟关断，从而通过改变K值微调所述控制信号生成模块输出的信号ctr_kep变为高电平的时间，可以抵消因锁相环环路反馈的延时造成的锁相时间增加，使锁相加速电路关断时的VC和最终稳定时的VC误差尽可能小，从而使锁定时间尽可能小。其中，电容值关系满足Cn*K＝Cn+1(n：级数)，根据具体锁相环的实际工作状态确定K值，约在0.8至1之间，本实施例的K优选为0.9。如图7所示，并且可以单独调整所述第七电容C7与所述第六电容C6之间的电容比值，以保证所述控制信号生成模块输出的信号 ctr_kep一定在t6至t7时间段内完成所述电流注入开关模块的关断，保证所述锁相加速电路的稳定性。本实施例通过减小前述的电容之间的比值K将所述电平提取控制电路关断所述电流注入开关模块时间提前，通过增大前述的电容之间的比值将所述电平提取控制电路关断所述电流注入开关模块时间延后，从而抵消因锁相环环路反馈的延时造成的锁相时间增加。
[0050] 经过EDA工具的仿真可获取，图8是未改进的传统锁相环系统中的低通滤波器的滤波电容的充电电压 VC_DN，以及低通滤波器的信号输出端的电压VC_out在锁相前后的波形图，图9是本实用新型实施例提供的锁相环系统中的所述低通滤波器的电容输入端VC_DN，以及低通滤波器的信号输出端的电压VC_out在锁相前后的波形图。仿真结果如图8和图9所示，从所述锁相环系统启动开始，即t＝0开始，VC_out和VC_DN 都从0开始升高，每个时间节点上VC_out的增幅和增速都比VC_DN的大，但VC_out和VC_DN的变化趋势一致，VC_out都是在振荡中先增大再减小至稳定。图9的VC_out和VC_DN的稳定时间接近7us，图8的 VC_out和VC_DN的稳定时间接近28us，所述锁相加速电路加速锁相进程，相对于传统的锁相环结构，本实施例提供的所述锁相加速电路将其所在的锁相环系统的锁相稳定时间缩短了约75％。
[0051] 基于前述的锁相加速电路，本实用新型还提供一种锁相环系统，该锁相环系统包括前述的锁相加速电路，该锁相环系统内部的相关的锁相加速的技术特征可参阅前述实施例，所以，不再作出赘述。
[0052] 如图1所示，所述锁相环系统包括：鉴频鉴相器，用于检测外部配置输入的参考时钟信号fref和内部的反馈时钟信号fbk的频差和相差，产生脉冲控制信号，直到参考时钟信号fref和内部的反馈时钟信号fbk 的相位同步变化。电荷泵，用于根据鉴频鉴相器输出的脉冲控制信号产生充电电流和放电电流。低通滤波器，用于将电荷泵输出的电流控制信号转换成控制电压，并滤除高频噪声。压控振荡器，根据所述低通滤波器输出的控制电压控制输出的振荡信号的频率，在控制电压升高时提升输出信号的振荡频率，在控制电压降低时减小输出信号的振荡频率，当控制电压稳定时，输出信号fout的振荡频率保持在一个恒值上。分频器，将压控振荡器的输出信号fout进行分频，产生输入所述鉴频鉴相器的反馈时钟信号fbk。在所述锁相环系统内部，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器依次连接形成一个反馈环路。所述锁相环系统还包括：前述实施例中的锁相加速电路，所述锁相加速电路包括电平提取控制电路和电流注入开关模块，所述锁相加速电路集合比较器、时序逻辑电路和组合逻辑电路，进行比较鉴频鉴相器中输出的控制信号UP在不同的锁相调整阶段的低电平宽度，其中，所述锁相加速电路的使能控制信号EN通过所述电平提取控制电路的延时电平产生阵列来产生一系列延时信号，并通过所述脉宽提取阵列产生电平提取区间，脉宽提取阵列提取到的反映信号UP的低电平宽度信息，输入所述控制信号生成模块，在锁相稳定时刻切断所述电流注入开关模块向所述低通滤波器的电容端VC_DN注入电荷。
[0053] 所述电平提取控制电路根据鉴频鉴相器输出的控制信号的反信号的占空比变化情况，控制所述锁相加速电路的电流注入开关模块向低通滤波器注入电荷的情况，直到鉴频鉴相器输入的参考时钟信号与反馈时钟信号的相位同步，使得所述锁相加速电路缩短反馈环路的锁相时间。本实施例通过对外部的使能控制信号进行延迟处理，得到n+3个延迟电平，从鉴频鉴相器输出的反映参考时钟信号与反馈时钟信号的相位差的控制信号中提取相应的脉宽信息，作为后续所述电流注入开关模块中的用于注入开关控制的电压信号，其中脉宽信息作为电平提取的依据，并由开关D触发器保证所述电流注入开关模块的导通结果的可靠性。从而将锁相环系统的相位锁定时间缩短，并保证所述低通滤波器输出的控制电压稳定性不变，系统特性、传递函数和噪声性能不发生改变，进而拓展应用在其他锁相环系统中时，无需改变器件参数和环路参数。
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