技术领域
[0001] 本
发明涉及集成
电路技术领域，具体涉及一种基于FIR滤波器的半数字
锁相环。
背景技术
[0002] 在基于有限模
分频器的分数锁相环中，在一段时间内有限模分频器可以产生不同的分频比，使得锁相环能够实现平均值为分数的分频比。分数锁相环的参考
频率不受频率
精度的限制任意选取，这样可以通过提高参考频率和降低分频比，降低参考源以及分频器对锁相环带内噪声的贡献。较高的参考频率还允许采用动态改变环路带宽的方法在环路建立过程中使用较大的带宽以提高锁定速度。
[0003] 由于有限模分频器产生分数分频比时的整数分频比序列不是真正的随机序列，分数锁相环中也同时引入了分数杂散的问题。作为
信号产生电路，在分数锁相环设计中首先需要考虑的问题是
输出信号的
频谱纯度，包括
相位噪声和杂散，其性能指标要求在时钟产生器和
频率综合器中分别以时钟抖动和噪声模板的形式给出。
发明内容
[0004] 针对
现有技术中存在的
缺陷，本发明的目的在于提供一种基于FIR滤波器的半数字锁相环，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、
电压、
温度变化以及模拟失配不敏感的优点，在
硬件成本开销成本上也具有优势。
[0005] 为实现上述目的，本发明采用的技术方案如下：
[0006] 一种基于FIR滤波器的半数字锁相环，所述半数字锁相环包括：FIR滤波器、积分路径和数字/
电压控制振荡器，所述FIR滤波器包括：计数器、延时链、多个分频器、多个鉴相器和
低通滤波器，其中，所述多个分频器与所述数字/
电压控制振荡器的输出端连接，每个分频器连接一个鉴相器，所述多个鉴相器与所述低通滤波器连接，所述积分路径分别与所述多个分频器中的其中一个分频器和所述数字/电压控制振荡器的输入端连接；
[0007] 所述计数器产生的
控制信号经过所述延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路
时钟信号，所述多个分频器将产生的时钟信号输入对应的鉴相器，所述鉴相器获取外部输入的参考时钟信号与接收的时钟信号之间的第一相位误差信号，将所述多个鉴相器获取的多个所述第一相位误差信号输入所述低通滤波器中合成为模拟域的电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率，其中，所述延时链为寄存器链，所述寄存器链包括多级寄存器；
[0008] 所述积分路径获取外部输入的所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
[0009] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述多个鉴相器为多个模拟鉴相器，所述低通滤波器为无源低通滤波器；每个模拟鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
[0010] 所述模拟鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器中合成为模拟域的电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率。
[0011] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述积分路径包括：二进制鉴相器和有限状态机，所述二进制鉴相器与所述多个分频器中的其中一个分频器连接，所述二进制鉴相器的输出端与所述有限状态机的输入端连接，所述有限状态机的输出端与所述数字/电压控制振荡器的输入端连接；
[0012] 所述二进制鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的所述参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
[0013] 所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
[0014] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述寄存器链包括三级寄存器，每级延迟单个时钟周期；
[0015] 所述计数器产生的控制信号经过所述寄存器链延时后产生四个延时单元，每个延时单元控制一个分频器产生一路时钟信号，四个分频器将产生的时钟信号输入对应的模拟鉴相器，所述模拟鉴相器获取外部输入的参考时钟信号与接收的时钟信号之间的第一相位误差信号，将四个模拟鉴相器获取的四个所述第一相位误差信号输入所述无源低通滤波器中合成为模拟域的电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率；
[0016] 所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
[0017] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述数字/电压控制振荡器包括：环形振荡器，与所述环形振荡器连接的PMOS阵列、变容管和自动频率控
制模块；
[0018] 所述PMOS阵列用于根据所述积分路径输入的第一数字控制信号控制所述环形振荡器的输出频率；
[0019] 所述变容管用于根据所述FIR滤波器输入的电压控制信号控制所述环形振荡器的输出频率；
[0020] 所述自动频率
控制模块用于比较外部输入的参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，根据所述第二数字控制信号控制所述PMOS阵列对所述数字/电压控制振荡器进行初始频率校准。
[0021] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述环形振荡器由多级差分
反相器级联成环组成，所述环形振荡器中的每个差分反相器均设有正输入端、负输入端、正输出端和负输出端，在多级差分反相器环路中，前一级差分反相器的正输出端、负输出端分别与后一级差分反相器的正输入端、负输入端连接，最后一级差分反相器的正输出端、负输出端分别与第一级差分反相器的负输入端、正输入端连接。
[0022] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述PMOS阵列由多个PMOS管并联组成，所述PMOS阵列的源极与电源连接；所述PMOS阵列的漏极与所述环形振荡器连接，用于产生偏置电压为所述环形振荡器供电；所述PMOS阵列的栅极用于接收所述积分路径输入的第一数字控制信号和所述
自动频率控制模块输入的第二数字控制信号，在半数字锁相环工作后根据所述第一数字控制信号控制对应PMOS管的导通和截至，控制所述PMOS阵列的漏极的偏置电压，控制所述环形振荡器的输出频率，在半数字锁相环工作前根据所述第二数字控制信号控制对应PMOS管的导通和截至，对所述数字/电压控制振荡器进行初始频率校准。
[0023] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述变容管跨接在所述环形振荡器中每个差分反相器的正输出端和负输出端之间，用于接收所述FIR滤波器输入的电压控制信号，根据所述电压控制信号改变自身的容值，即改变所述环形振荡器的输出端负载电容的大小，控制所述环形振荡器的输出频率。
[0024] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述自动频率控制模块设有参考振荡频率信号输入端和环形振荡器输出频率信号输入端，所述参考振荡频率信号输入端用于接收外部输入的参考振荡频率信号，所述环形振荡器输出频率信号输入端与所述环形振荡器的输出端连接，用于接收所述环形振荡器的输出频率信号；
[0025] 所述自动频率控制模块用于比较所述参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，在半数字锁相环工作前根据所述第二数字控制信号控制所述PMOS阵列中对应PMOS管的导通和截至，改变所述环形振荡器的输出频率，对所述数字/电压控制振荡器进行初始频率校准。
[0026] 进一步，如上所述的一种基于FIR滤波器的半数字锁相环，所述自动频率控制模块由锁频环构成。
[0027] 本发明的有益效果在于：本发明所提供的半数字锁相环，基于FIR滤波器的杂散抑制技术，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、电压、温度变化以及模拟失配不敏感的优点，在硬件成本开销成本上也具有优势。
附图说明
[0028] 图1为本发明
实施例中提供的FIR滤波器的结构示意图；
[0029] 图2为本发明实施例中提供的一种基于FIR滤波器的半数字锁相环的结构示意图；
[0030] 图3为本发明实施例中提供的数字/电压控制振荡器的结构示意图。
具体实施方式
[0031] 下面结合
说明书附图与具体实施方式对本发明做进一步的详细说明。
[0032] 如图1-2所示，一种基于FIR滤波器的半数字锁相环，半数字锁相环包括：FIR滤波器、积分路径和数字/电压控制振荡器，FIR滤波器包括：计数器、延时链、多个分频器、多个鉴相器和低通滤波器，其中，多个分频器与数字/电压控制振荡器的输出端连接，每个分频器连接一个鉴相器，多个鉴相器与低通滤波器连接，积分路径分别与多个分频器中的其中一个分频器和数字/电压控制振荡器的输入端连接；
[0033] 计数器产生的控制信号经过延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路时钟信号，多个分频器将产生的时钟信号输入对应的鉴相器，鉴相器获取外部输入的参考时钟信号与接收的时钟信号之间的第一相位误差信号，将多个鉴相器获取的多个第一相位误差信号输入低通滤波器中合成为模拟域的电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率，其中，延时链为寄存器链，寄存器链包括多级寄存器；
[0034] 具体地，多个鉴相器为多个模拟鉴相器，低通滤波器为无源低通滤波器；每个模拟鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
[0035] 模拟鉴相器获取参考时钟信号与对应的分频器输入的时钟信号之间的第一相位误差信号，将多个模拟鉴相器获取的多个第一相位误差信号输入无源低通滤波器中合成为模拟域的电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率。
[0036] 积分路径获取外部输入的参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
[0037] 具体地，积分路径包括：二进制鉴相器和有限状态机，二进制鉴相器与多个分频器中的其中一个分频器连接，二进制鉴相器的输出端与有限状态机的输入端连接，有限状态机的输出端与数字/电压控制振荡器的输入端连接；
[0038] 二进制鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
[0039] 二进制鉴相器获取参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号控制有限状态机工作，产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
[0040] 寄存器链包括三级寄存器，每级延迟单个时钟周期；
[0041] 计数器产生的控制信号经过寄存器链延时后产生四个延时单元，每个延时单元控制一个分频器产生一路时钟信号，四个分频器将产生的时钟信号输入对应的模拟鉴相器，模拟鉴相器获取外部输入的参考时钟信号与接收的时钟信号之间的第一相位误差信号，将四个模拟鉴相器获取的四个第一相位误差信号输入无源低通滤波器中合成为模拟域的电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率；
[0042] 二进制鉴相器获取参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号控制有限状态机工作，产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
[0043] 本发明提出的一种半数字锁相环，基于FIR滤波器的杂散抑制技术，在基于有限模分频器的半数字锁相环中，鉴相器输入端的两个信号之间存在受不同分频比引起的瞬时相位误差，低通滤波器将这个相位误差转换为模拟域的误差电压。为了实现对分数杂散的FIR滤波功能，本发明中采用了多个鉴相器并联的形式。有限模分频器的控制信号经过一个寄存器链实现一个或数个时钟周期的延时，并从中选取若干抽头去分别控制对应的多模分频器，不同分频比切换时产生的瞬时相位误差经过各支路鉴相器后在一个多输入低通滤波器中合成为模拟域误差电压。
[0044] 上述的数字/电压控制振荡器的具体结构如下。
[0045] 数字/电压控制振荡器包括：环形振荡器，与环形振荡器连接的PMOS阵列、变容管和自动频率控制模块；
[0046] 环形振荡器由多级差分反相器级联成环组成，环形振荡器中的每个差分反相器均设有正输入端、负输入端、正输出端和负输出端，在多级差分反相器环路中，前一级差分反相器的正输出端、负输出端分别与后一级差分反相器的正输入端、负输入端连接，最后一级差分反相器的正输出端、负输出端分别与第一级差分反相器的负输入端、正输入端连接。
[0047] PMOS阵列用于根据积分路径输入的第一数字控制信号控制环形振荡器的输出频率；
[0048] PMOS阵列由多个PMOS管并联组成，PMOS阵列的源极与电源连接；PMOS阵列的漏极与环形振荡器连接，用于产生偏置电压为环形振荡器供电；PMOS阵列的栅极用于接收积分路径输入的第一数字控制信号和自动频率控制模块输入的第二数字控制信号，在半数字锁相环工作后根据第一数字控制信号控制对应PMOS管的导通和截至，控制PMOS阵列的漏极的偏置电压，控制环形振荡器的输出频率，在半数字锁相环工作前根据第二数字控制信号控制对应PMOS管的导通和截至，对数字/电压控制振荡器进行初始频率校准。
[0049] 变容管用于根据FIR滤波器输入的电压控制信号控制环形振荡器的输出频率；
[0050] 变容管跨接在环形振荡器中每个差分反相器的正输出端和负输出端之间，用于接收FIR滤波器输入的电压控制信号，根据电压控制信号改变自身的容值，即改变环形振荡器的输出端负载电容的大小，控制环形振荡器的输出频率。
[0051] 自动频率控制模块用于比较外部输入的参考振荡频率信号与环形振荡器的输出频率信号之间的频率差，根据频率差产生第二数字控制信号，根据第二数字控制信号控制所述PMOS阵列对数字/电压控制振荡器进行初始频率校准。
[0052] 自动频率控制模块设有参考振荡频率信号输入端和环形振荡器输出频率信号输入端，参考振荡频率信号输入端用于接收外部输入的参考振荡频率信号，环形振荡器输出频率信号输入端与环形振荡器的输出端连接，用于接收环形振荡器的输出频率信号；
[0053] 自动频率控制模块用于比较参考振荡频率信号与环形振荡器的输出频率信号之间的频率差，根据频率差产生第二数字控制信号，在半数字锁相环工作后根据第二数字控制信号控制PMOS阵列中对应PMOS管的导通和截至，改变环形振荡器的输出频率，对数字/电压控制振荡器进行初始频率校准。
[0054] 自动频率控制模块由锁频环构成。
[0055] 实施例一
[0056] 如图1所示，为实现半数字锁相环中FIR噪声滤除的基本电路结构。为了实现FIR滤波功能，本发明采取了多个鉴相器并联的形式。计数器不像传统结构中直接去控制分频器的分频比，而是经过一个寄存器链实现一个或数个时钟周期的延时，计数器产生的控制信号经过寄存器链延时后从中
抽取若干抽头分别去控制对应分频器，所产生的瞬时相位误差经过各支路鉴相器后在一个多输入低通滤波器中合成为模拟域的误差电压。在本实施例中，寄存器链中包括三级寄存器，从而实现四级延时，每级延迟为单个时钟周期，并行4支路鉴相器和一个4输入的低通滤波器。
[0057] 如图2所示，为应用基于FIR滤波器杂散抑制技术的半数字锁相环的电路结构。通过对计数器的输出经过一串寄存器链，不同的延时单元分别控制不同的分频器，其中分频器的输入时钟为数字/电压控制振荡器的输出时钟信号(输出频率)。在本实施例中，4抽头的延时相对应需要4个分频器(多模分频器)。分频器的输出的4路时钟信号分别与参考时钟进行相位对比，相位误差经过一个4输入低通滤波器后进行
叠加，实现4阶FIR的混合滤波器结构。因为数字积分支路仅用于频率
跟踪，因此数字鉴相器只需要检测参考时钟与某一路的分频输出即可。
[0058] 需要说明的是，本文所述的分频器为有限模分频器，即多模分频器。本文所述的无源低通滤波器为多输入低通滤波器。附图中的参考频率即本文所述的参考时钟信号。
[0059] 本发明提出的半数字锁相环，基于FIR滤波器的杂散抑制技术，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、电压、温度(PVT)变化以及模拟失配不敏感的优点，在硬件成本开销成本上也具有优势。
[0060] 实施例二
[0061] 如图3所示，数字/电压控制振荡器包括：环形振荡器、PMOS阵列、变容管和自动频率控制模块。
[0062] 环形振荡器由任意多级差分反相器级联成环组成，差分反相器的级数越少，环形振荡器的振荡频率越高，在本实施例中，该环形振荡器由三级差分反相器构成，这样可以使该振荡器在低
电源电压的应用下达到较高的输出频率。差分反相器设有正负输入独端IP、IN和正负输出端OP、ON，注意在差分反相器环路中，需要有一级差分反相器的正、负输出端分别连接到下一集差分反相器的负、正输入端，否则该环形振荡器无法震荡。
[0063] PMOS阵列由多个PMOS管并联组成，PMOS的数量可根据需求设定，在本实施例中选用5个PMOS组成该阵列。PMOS阵列的源极与低电源电压的数字/电压振荡器的电源VDD相连，PMOS阵列的漏极产生偏置电压为环形振荡器供电，PMOS阵列的栅极分别连接至不同的数字控制信号CW[0]、CW[1]、CW[2]。PMOS阵列中的PMOS管均工作在线性区，每个PMOS管可等效为一个
电阻。每个PMOS管栅极的
数字信号控制该PMOS管的导通和截至，代表阵列中的等效电阻接入或断开，从而控制PMOS阵列漏极的电压，进而控制环形振荡器的输出频率，实现振荡器输出频率的数字信号控制。
[0064] 变容管跨接在环形振荡器中差分反相器的正负输出端之间。外部输入电压信号Vc控制变容管容值改变，相当于改变了环形振荡器的输出端负载电容的大小，进而控制环形振荡器的输出频率，实现振荡器的电压信号控制。
[0065] 自动频率控制模块设有参考振荡频率信号F0输入端和反馈的环形振荡器输出频率信号输入端，自动频率控制模块比较两信号的频率差，输出数字控制信号AFC[1:0]控制PMOS阵列中的部分PMOS管，改变环形振荡器的输出频率，实现该低电源电压数字/模拟控制振荡器的初始频率校准。该自动频率控制模块可以由一个锁频环来实现。该振荡器实现了数字信号、电压信号和初始参考频率信号三输入控制，工作时无需偏置
电流，能够实现振荡器初始振荡频率自动校准。
[0066] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些
修改和变型属于本发明
权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。
