薄膜晶体管阵列面板
阅读：924发布：2024-01-01
专利汇可以提供薄膜晶体管阵列面板专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种 薄膜 晶体管阵列面板，其包括：绝缘基片、在该绝缘基片上形成并具有栅极的栅极线、在该栅极线上形成的栅极绝缘层、在该栅极绝缘层上形成的 半导体 层、具有至少一部分与半导体层重叠的源极且与栅极线交叉的数据线、至少一部分与半导体层重叠且以栅极为中心与源极保持一定间距的漏极、在漏极及数据线上形成的 钝化 层、在 钝化层 上形成且与漏极电连接的 像素 电极 。像素电极具有与像素电极连接且与数据线重叠的辅助图案。，下面是薄膜晶体管阵列面板专利的具体信息内容。
1.一种薄膜晶体管阵列面板，包括：绝缘基片；栅极线，在所述绝缘基片上形成且具有栅极；栅极绝缘层，在所述栅极线上形成；半导体层，在所述栅极绝缘层上形成；数据线，具有至少一部分与所述半导体层重叠的源极且与所述栅极线交叉；漏极，至少一部分与所述半导体层重叠，且以所述栅极为中心与所述源极保持一定间距；钝化层，在所述漏极和所述数据线上形成；以及像素电极，在所述钝化层上形成且与所述漏极电连接，其中所述像素电极具有与所述像素电极连接并与所述数据线重叠的辅助图案。
2.根据权利要求1所述的薄膜晶体管阵列面板，其特征在于，还包括在所述半导体层和所述数据线之间形成的欧姆接触层。
3.根据权利要求2所述的薄膜晶体管阵列面板，其特征在于，所述数据线、所述源极、和所述漏极与所述欧姆接触层具有相同的平面图案；并且所述半导体层除了所述漏极和所述源极之间通道之外，与所述欧姆接触层具有相同平面图案。
4.根据权利要求1或2所述的薄膜晶体管阵列面板，其特征在于，所述钝化层由无机材料形成。
5.根据权利要求1或2所述的薄膜晶体管阵列面板，其特征在于，还包括与所述栅极线并排的存储电极线。
6.根据权利要求5所述的薄膜晶体管阵列面板，其特征在于，一部分所述电极线与所述漏极重叠形成。
7.根据权利要求1所述的薄膜晶体管阵列面板，其特征在于，所述辅助图案宽度比所述数据线宽度窄。
薄膜晶体管阵列面板
技术领域
背景技术
通常，液晶显示器(LCD)是在形成共同电极和滤色器等上部阵列面板和形成薄膜晶体管和像素电极等下部阵列面板之间注入液晶材料，向像素电极和共同电极施加彼此不同电位，以形成电场并改变液晶分子排列，通过其调整光透射比，从而显示图像的装置。
薄膜晶体管阵列面板由传输扫描信号的扫描信号线或栅极线和传输图像信号的图像信号线或数据线、与各像素栅极线及数据线连接的薄膜晶体管、与薄膜晶体管连接的像素电极等组成。
这种液晶显示器需要保持液晶一定时间取向的存储电容。然而，这不能影响液晶取向，可能伴随产生引发图像质量变差的寄生电容的弊端。
寄生电容主要在像素电极和数据线之间产生，根据像素电极和数据线之间距离形成的寄生电容值不同。因此，当调准有误产生较大寄生电容偏差时，可能降低液晶显示器的图像质量。
薄膜晶体管阵列面板由传输扫描信号的扫描信号线或栅极线和传输图像信号的图像信号线或数据线、与各像素栅极线及数据线连接的薄膜晶体管、与薄膜晶体管连接的像素电极等组成。
这种液晶显示器需要保持液晶一定时间取向的存储电容。然而，这不能影响液晶取向，可能伴随产生引发图像质量变差的寄生电容的弊端。
寄生电容主要在像素电极和数据线之间产生，根据像素电极和数据线之间距离形成的寄生电容值不同。因此，当调准有误产生较大寄生电容偏差时，可能降低液晶显示器的图像质量。
发明内容
本发明目的在于解决上述弊端，提供了一种使调准错误引起的寄生电容变化最小化的高品质薄膜晶体管阵列面板。
为了实现上述目的，本发明提供了下述薄膜晶体管阵列面板。
具体地说，该薄膜晶体管阵列面板包括：绝缘基片、具有在绝缘基片上形成并具有栅极的栅极线、在栅极线上形成的栅极绝缘层、在栅极绝缘层上形成的半导体层、具有至少一部分与半导体层重叠的源极并与栅极线交叉的数据线、至少一部分与半导体层重叠并以栅极为中心与源极保持一定间距的漏极、在漏极及数据线上形成的钝化层、在钝化层上形成并与漏极电连接的像素电极、像素电极和像素电极连接并与数据线重叠的辅助图案。
该薄膜晶体管阵列面板还包括：形成于半导体层和数据线之间的欧姆接触层。此时，优选地，数据线、源极、及漏极具有与阻抗性接触层相同的平面图案，半导体层除了漏极和源极之间通道之外具有相同平面图案。
优选地，钝化层由无机材料形成。
该薄膜晶体管阵列面板还包括与栅极线并排的存储电极线。优选地，一部分存储电极线与漏极重叠形成。
优选地，辅助图案宽度比数据线宽度窄。
附图说明
本发明将通过参考附图详细地描述实施例而变得更加显而易见，其中：
图1是根据本发明一实施例的薄膜晶体管阵列面板布局图；图2是沿着图1所示的II-II′线的薄膜晶体管阵列面板截面图；图3是具有根据本发明的辅助图案，产生错误调准的薄膜晶体管阵列面板布局图；图4是根据本发明另一实施例的薄膜晶体管阵列面板布局图；以及图5是沿着图4所示的V-V′线的薄膜晶体管阵列面板截面图。
为了实现上述目的，本发明提供了下述薄膜晶体管阵列面板。
具体地说，该薄膜晶体管阵列面板包括：绝缘基片、具有在绝缘基片上形成并具有栅极的栅极线、在栅极线上形成的栅极绝缘层、在栅极绝缘层上形成的半导体层、具有至少一部分与半导体层重叠的源极并与栅极线交叉的数据线、至少一部分与半导体层重叠并以栅极为中心与源极保持一定间距的漏极、在漏极及数据线上形成的钝化层、在钝化层上形成并与漏极电连接的像素电极、像素电极和像素电极连接并与数据线重叠的辅助图案。
该薄膜晶体管阵列面板还包括：形成于半导体层和数据线之间的欧姆接触层。此时，优选地，数据线、源极、及漏极具有与阻抗性接触层相同的平面图案，半导体层除了漏极和源极之间通道之外具有相同平面图案。
优选地，钝化层由无机材料形成。
该薄膜晶体管阵列面板还包括与栅极线并排的存储电极线。优选地，一部分存储电极线与漏极重叠形成。
优选地，辅助图案宽度比数据线宽度窄。
附图说明
本发明将通过参考附图详细地描述实施例而变得更加显而易见，其中：
图1是根据本发明一实施例的薄膜晶体管阵列面板布局图；图2是沿着图1所示的II-II′线的薄膜晶体管阵列面板截面图；图3是具有根据本发明的辅助图案，产生错误调准的薄膜晶体管阵列面板布局图；图4是根据本发明另一实施例的薄膜晶体管阵列面板布局图；以及图5是沿着图4所示的V-V′线的薄膜晶体管阵列面板截面图。
具体实施方式
为了使本领域技术人员能够实施本发明，现参照附图详细说明本发明的优选实施例。但是，本发明可表现为不同形式，它不局限于在此说明的实施例。
在图中为了明确表现各层及区域，扩大其厚度来表示，在全篇说明书中对类似部分附上相同图的符号，当提到层、膜、区域、板等部分在别的部分“之上”时，它是指“直接”位于别的部分之上，也包括其间夹有别的部分之情况，反之说某个部分“直接”位于别的部分之上时，指其间并无别的部分。
下面，参照附图更具体地说明根据本发明实施例的薄膜晶体管阵列面板。
图1是根据本发明一实施例的薄膜晶体管阵列面板布局图，而图2是沿着图1所示的II-II′线的薄膜晶体管阵列面板截面图。
根据本发明实施例的薄膜晶体管阵列面板形成多个栅极线121和存储电极线131，栅极线121、存储电极线131在透明绝缘基片110上以一方向形成并彼此分离。
一部分栅极线121或突出部分使用于薄膜晶体管栅极124。而且栅极线121的一侧末端接收来自驱动电路(未示出)的信号，其宽度可以比栅极线121宽度宽。当栅极驱动电路直接形成于基片上部时，直接与栅极驱动电路输出端连接。
存储电极线131可以具有向上扩张宽度的扩张部(未示出)。存储电极线131接收共同电压等预定电压，在像素电极190和存储电极线131之间形成存储电容器。而且，当存储电容充分时不形成存储电极线131，对前端栅极线和像素电极进行重叠，形成或不形成存储电容。
栅极线121、124及存储电极线由铬、钛、钽、钼、铜、银、铝或它们的合金形成。优选地，当包括银或铝时还包含其它材料，特别是包含与氧化铟锡(ITO)或氧化铟锌(IZO)物理、化学、电接触特性良好并耐氧化金属层。例如，由铬/铝-钕合金形成。
栅极线121、124、存储电极线131的侧面呈倾斜状，其增加了与上部层的紧密性。
在栅极线121、124及存储电极线131上形成覆盖栅极线121、124且由氮化硅或氧化硅组成的栅极绝缘层140。
在栅极绝缘层140上形成由非晶硅等组成的多个线型半导体151。线型半导体151主要与栅极线121交叉的方向延伸，从而突出部154向栅极124延伸。突起部154具有形成薄膜晶体管通道的通道部。
线型半导体151具有源极173和漏极175之间包括在内的未被数据线171及漏极175遮挡而露出的部分，在大部分处线型半导体151宽度比数据线宽度171小。而且，半导体层151强化栅极线121和数据线171之间的绝缘，为了增加与上部层的紧密性，与栅极线121相交部分宽度变宽。
在半导体层151、154上形成由硅化物或重掺杂n型杂质的n+氢化非晶硅类材料组成的线型及岛状欧姆接触层161、165。
线型欧姆接触层161具有突起部163，该突起部163和岛状欧姆接触层165成对位于半导体层151的突起部154上。欧姆接触层161、165只在其下部半导体层151、154和其上部数据线171及漏极175之间存在，具有降低接触电阻的作用。半导体层151、154及欧姆接触层161、163、165侧面也呈倾斜状。
在欧姆接触层161、165及栅极绝缘层上形成多个数据线171和漏极175。每个数据线171与栅极线121交叉并传输数据电压。而且数据线171具有向漏极175延伸的多条分支，其成为与漏极175一起组成薄膜晶体管的源极173。
源极173和漏极175彼此分离并成对，以栅极124为中心，位于相互面对处。漏极175为了提高纵横比与存储电极线131重叠但也可以不重叠。
数据线171的一侧末端179是接收外部信号的接触部，可以扩大宽度形成，其扩大宽度比数据线171宽度宽。
数据线171、173及漏极175也如同栅极线121，以单层或多层(未示出)铬、钛、钽、钼、银、铜、铝、或它们的合金组成。而且为了降低它们数据线171、172及漏极175的电阻，当包括铝或银时，优选地，由还包括其它的材料的多层形成，特别是由包括与ITO或IZO接触特性良好的金属层的多层形成。
在数据线171及漏极175和露出的半导体层154部分上形成由平坦化特性良好并具有感光性的有机材料、通过等离子汽相沉积形成的a-Si:C:O、a-Si:O:F等低电容率绝缘材料或无机材料的氮化硅类组成的钝化层180。在钝化层180形成接触孔182、185。接触孔182露出数据线的一侧末端179，而接触孔185露出漏极175。
此外，在钝化层180上形成由ITO或IZO等透明材料组成的像素电极190。像素电极190通过接触孔185与漏极175物理、电连接，从漏极175接收数据电压。接收数据电压的像素电极190与另外阵列面板的共同电极(未示出)一起产生电场，从而重新排列两个电极之间的液晶分子。
像素电极190为了使像素电极190和数据线171之间的寄生电容Cdp1～Cdp4变得最小，以一定距离隔开形成。而且像素电极190具有以分支形态延伸并与数据线171重叠的辅助图案901。辅助图案901宽度比数据线171宽度窄，与数据线171重叠形成寄生电容Cdp5。
参照图3，更具体地说明辅助图案901的作用。图3是具有根据本发明的辅助图案，产生错误整列(调准)的薄膜晶体管阵列面板布局图。为了便于说明，在图3中只示出了栅极线121、数据线171、像素电极190、及辅助图案901。
如图3所示，在数据线171a、171b、171c和栅极线121a、121b限定的像素区域形成像素电极190a、190b。而且像素电极190a、190b具有与相邻的数据线171a、171b、171c重叠的辅助图案901。
像素电极190a、190b在形成其工序中，由于错误整列(失调准)在像素区域中的位置各不相同，所以数据线171a、171b、171c和像素电极190边缘距离不均匀。因此，在数据线171a、171b、171c及像素电极190之间形成的各寄生电容Cdp1～Cdp4就不相同。这种寄生电容Cdp1～Cdp4导致不均匀的图像质量。
然而，在本发明中，与像素电极190连接的辅助图案901与数据线171a、171b、171c重叠，形成寄生电容Cdp5。在辅助图案901和数据线171之间形成的寄生电容Cdp5比在数据线171和像素电极190的边缘之间形成的寄生电容Cdp1～Cdp4具有数十至数百倍大的值，所以可以忽略在数据线171和像素电极190边缘之间形成的寄生电容Cdp1～Cdp4。而且辅助图案901由相同大小和图案形成，所以寄生电容Cdp5在全部阵列面板中均等，因此可以得到均匀的图像质量。
用辅助图案901面积可以调整在辅助图案901和数据线171a、171b、171c之间形成的寄生电容Cdp5值。若寄生电容Cdp5值变大，由数据线171a、171b、171c电阻值增加现象，使通过数据线171a、171b、171c传输的数据信号失真。然而，这种现象可以通过用电阻值小的金属形成数据线171a、171b、171c或增加数据线171a、171b、171c宽度，减少电阻值来解决。
在钝化层180上形成通过数据线一侧末端179和接触孔182连接的接触辅助部件82。当栅极线121末端也如同数据线末端179具有与驱动电路连接的结构时，在钝化层180上形成栅极接触辅助部件(未示出)。
然而，与薄膜晶体管一起可以形成在栅极驱动电路基片110上，此时直接与栅极线121和薄膜晶体管连接，因此不需要接触辅助部件等。
接触辅助部件82通过接触孔182与数据线一侧末端179连接。接触辅助部件82增加与外部电路装置接触性并保护末端，但其并非必需，因而使用与否具有选择性。
根据上述实施例的薄膜晶体管阵列面板用掩膜蚀刻工序制造彼此不同的感光层图案，但薄膜晶体管阵列面板也可以根据另外的实施例的制造方法完成。此时，薄膜晶体管阵列面板具有与上述实施例不同的结构，对此将参照附图具体说明。
图4是根据本发明另一实施例的薄膜晶体管阵列面板布局图，而图5是沿着图4所示的V-V′线的薄膜晶体管阵列面板截面图。
在根据图4及图5示出的实施例的薄膜晶体管阵列面板中大部分单层结构与图1及图2相同。即，在绝缘基片110上形成栅极线121，形成栅极绝缘层140覆盖栅极线121，在栅极绝缘层140上形成半导体层154、欧姆接触层161、165，在欧姆接触层161、165上形成数据线171及漏极175，为了覆盖数据线171、漏极175形成钝化层180，在钝化层180上形成与漏极175连接的像素电极190。
然而，数据线171及漏极175与欧姆接触层161、165相同的平面图案，半导体层154除了连接源极173和漏极175之间通道部之外具有与欧姆接触层161、165相同的平面图案。
像这样形成辅助图案，均匀地保持形成于各像素区域的寄生电容值，提供了一种高品质的薄膜晶体管阵列面板。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
在图中为了明确表现各层及区域，扩大其厚度来表示，在全篇说明书中对类似部分附上相同图的符号，当提到层、膜、区域、板等部分在别的部分“之上”时，它是指“直接”位于别的部分之上，也包括其间夹有别的部分之情况，反之说某个部分“直接”位于别的部分之上时，指其间并无别的部分。
下面，参照附图更具体地说明根据本发明实施例的薄膜晶体管阵列面板。
图1是根据本发明一实施例的薄膜晶体管阵列面板布局图，而图2是沿着图1所示的II-II′线的薄膜晶体管阵列面板截面图。
根据本发明实施例的薄膜晶体管阵列面板形成多个栅极线121和存储电极线131，栅极线121、存储电极线131在透明绝缘基片110上以一方向形成并彼此分离。
一部分栅极线121或突出部分使用于薄膜晶体管栅极124。而且栅极线121的一侧末端接收来自驱动电路(未示出)的信号，其宽度可以比栅极线121宽度宽。当栅极驱动电路直接形成于基片上部时，直接与栅极驱动电路输出端连接。
存储电极线131可以具有向上扩张宽度的扩张部(未示出)。存储电极线131接收共同电压等预定电压，在像素电极190和存储电极线131之间形成存储电容器。而且，当存储电容充分时不形成存储电极线131，对前端栅极线和像素电极进行重叠，形成或不形成存储电容。
栅极线121、124及存储电极线由铬、钛、钽、钼、铜、银、铝或它们的合金形成。优选地，当包括银或铝时还包含其它材料，特别是包含与氧化铟锡(ITO)或氧化铟锌(IZO)物理、化学、电接触特性良好并耐氧化金属层。例如，由铬/铝-钕合金形成。
栅极线121、124、存储电极线131的侧面呈倾斜状，其增加了与上部层的紧密性。
在栅极线121、124及存储电极线131上形成覆盖栅极线121、124且由氮化硅或氧化硅组成的栅极绝缘层140。
在栅极绝缘层140上形成由非晶硅等组成的多个线型半导体151。线型半导体151主要与栅极线121交叉的方向延伸，从而突出部154向栅极124延伸。突起部154具有形成薄膜晶体管通道的通道部。
线型半导体151具有源极173和漏极175之间包括在内的未被数据线171及漏极175遮挡而露出的部分，在大部分处线型半导体151宽度比数据线宽度171小。而且，半导体层151强化栅极线121和数据线171之间的绝缘，为了增加与上部层的紧密性，与栅极线121相交部分宽度变宽。
在半导体层151、154上形成由硅化物或重掺杂n型杂质的n+氢化非晶硅类材料组成的线型及岛状欧姆接触层161、165。
线型欧姆接触层161具有突起部163，该突起部163和岛状欧姆接触层165成对位于半导体层151的突起部154上。欧姆接触层161、165只在其下部半导体层151、154和其上部数据线171及漏极175之间存在，具有降低接触电阻的作用。半导体层151、154及欧姆接触层161、163、165侧面也呈倾斜状。
在欧姆接触层161、165及栅极绝缘层上形成多个数据线171和漏极175。每个数据线171与栅极线121交叉并传输数据电压。而且数据线171具有向漏极175延伸的多条分支，其成为与漏极175一起组成薄膜晶体管的源极173。
源极173和漏极175彼此分离并成对，以栅极124为中心，位于相互面对处。漏极175为了提高纵横比与存储电极线131重叠但也可以不重叠。
数据线171的一侧末端179是接收外部信号的接触部，可以扩大宽度形成，其扩大宽度比数据线171宽度宽。
数据线171、173及漏极175也如同栅极线121，以单层或多层(未示出)铬、钛、钽、钼、银、铜、铝、或它们的合金组成。而且为了降低它们数据线171、172及漏极175的电阻，当包括铝或银时，优选地，由还包括其它的材料的多层形成，特别是由包括与ITO或IZO接触特性良好的金属层的多层形成。
在数据线171及漏极175和露出的半导体层154部分上形成由平坦化特性良好并具有感光性的有机材料、通过等离子汽相沉积形成的a-Si:C:O、a-Si:O:F等低电容率绝缘材料或无机材料的氮化硅类组成的钝化层180。在钝化层180形成接触孔182、185。接触孔182露出数据线的一侧末端179，而接触孔185露出漏极175。
此外，在钝化层180上形成由ITO或IZO等透明材料组成的像素电极190。像素电极190通过接触孔185与漏极175物理、电连接，从漏极175接收数据电压。接收数据电压的像素电极190与另外阵列面板的共同电极(未示出)一起产生电场，从而重新排列两个电极之间的液晶分子。
像素电极190为了使像素电极190和数据线171之间的寄生电容Cdp1～Cdp4变得最小，以一定距离隔开形成。而且像素电极190具有以分支形态延伸并与数据线171重叠的辅助图案901。辅助图案901宽度比数据线171宽度窄，与数据线171重叠形成寄生电容Cdp5。
参照图3，更具体地说明辅助图案901的作用。图3是具有根据本发明的辅助图案，产生错误整列(调准)的薄膜晶体管阵列面板布局图。为了便于说明，在图3中只示出了栅极线121、数据线171、像素电极190、及辅助图案901。
如图3所示，在数据线171a、171b、171c和栅极线121a、121b限定的像素区域形成像素电极190a、190b。而且像素电极190a、190b具有与相邻的数据线171a、171b、171c重叠的辅助图案901。
像素电极190a、190b在形成其工序中，由于错误整列(失调准)在像素区域中的位置各不相同，所以数据线171a、171b、171c和像素电极190边缘距离不均匀。因此，在数据线171a、171b、171c及像素电极190之间形成的各寄生电容Cdp1～Cdp4就不相同。这种寄生电容Cdp1～Cdp4导致不均匀的图像质量。
然而，在本发明中，与像素电极190连接的辅助图案901与数据线171a、171b、171c重叠，形成寄生电容Cdp5。在辅助图案901和数据线171之间形成的寄生电容Cdp5比在数据线171和像素电极190的边缘之间形成的寄生电容Cdp1～Cdp4具有数十至数百倍大的值，所以可以忽略在数据线171和像素电极190边缘之间形成的寄生电容Cdp1～Cdp4。而且辅助图案901由相同大小和图案形成，所以寄生电容Cdp5在全部阵列面板中均等，因此可以得到均匀的图像质量。
用辅助图案901面积可以调整在辅助图案901和数据线171a、171b、171c之间形成的寄生电容Cdp5值。若寄生电容Cdp5值变大，由数据线171a、171b、171c电阻值增加现象，使通过数据线171a、171b、171c传输的数据信号失真。然而，这种现象可以通过用电阻值小的金属形成数据线171a、171b、171c或增加数据线171a、171b、171c宽度，减少电阻值来解决。
在钝化层180上形成通过数据线一侧末端179和接触孔182连接的接触辅助部件82。当栅极线121末端也如同数据线末端179具有与驱动电路连接的结构时，在钝化层180上形成栅极接触辅助部件(未示出)。
然而，与薄膜晶体管一起可以形成在栅极驱动电路基片110上，此时直接与栅极线121和薄膜晶体管连接，因此不需要接触辅助部件等。
接触辅助部件82通过接触孔182与数据线一侧末端179连接。接触辅助部件82增加与外部电路装置接触性并保护末端，但其并非必需，因而使用与否具有选择性。
根据上述实施例的薄膜晶体管阵列面板用掩膜蚀刻工序制造彼此不同的感光层图案，但薄膜晶体管阵列面板也可以根据另外的实施例的制造方法完成。此时，薄膜晶体管阵列面板具有与上述实施例不同的结构，对此将参照附图具体说明。
图4是根据本发明另一实施例的薄膜晶体管阵列面板布局图，而图5是沿着图4所示的V-V′线的薄膜晶体管阵列面板截面图。
在根据图4及图5示出的实施例的薄膜晶体管阵列面板中大部分单层结构与图1及图2相同。即，在绝缘基片110上形成栅极线121，形成栅极绝缘层140覆盖栅极线121，在栅极绝缘层140上形成半导体层154、欧姆接触层161、165，在欧姆接触层161、165上形成数据线171及漏极175，为了覆盖数据线171、漏极175形成钝化层180，在钝化层180上形成与漏极175连接的像素电极190。
然而，数据线171及漏极175与欧姆接触层161、165相同的平面图案，半导体层154除了连接源极173和漏极175之间通道部之外具有与欧姆接触层161、165相同的平面图案。
像这样形成辅助图案，均匀地保持形成于各像素区域的寄生电容值，提供了一种高品质的薄膜晶体管阵列面板。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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