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晶体管及其形成方法、半导体器件

阅读：508发布：2020-05-11

专利汇可以提供晶体管及其形成方法、半导体器件专利检索，专利查询，专利分析的服务。并且本发明提供了一种晶体管及其形成方法、半导体器件。由于在晶体管的导电区中未设置有栅极介质层，从而使导电层中位于导电区中的部分不构成栅极结构，进而可以改善导电区的衬底中出现漏电流的现象，可有效提高晶体管的性能。，下面是晶体管及其形成方法、半导体器件专利的具体信息内容。

权利要求

1.一种晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上定义有沿着第一方向延伸的第一区域和沿着第二方向延伸的第二区域，所述第二区域的端部连接至所述第一区域的侧边，所述第一区域中与所述第二区域连接的部分构成连接区，并由所述连接区将所述第一区域划分为栅极区和导电区；
栅极介质层，包括第一栅极介质层和第二栅极介质层，所述第一栅极介质层形成在所述第一区域的所述栅极区中，所述第二栅极介质层形成在所述第二区域中；以及，导电层，包括第一栅极导电部、第二栅极导电部和导电连接部，所述第一栅极导电部形成在所述第一区域的栅极区中，并形成在所述第一栅极介质层上，所述第二栅极导电部形成在所述第二区域中，并覆盖所述第二栅极介质层，所述导电连接部形成在所述第一区域的导电区中，并且所述导电连接部还延伸至所述连接区，以连接所述第一栅极导电部和所述第二栅极导电部。
2.如权利要求1所述的晶体管，其特征在于，所述第一区域的半导体衬底中形成有沿着所述第一方向延伸的沟槽，所述第一栅极介质层形成在所述栅极区的所述沟槽中，并覆盖所述沟槽的底壁和侧壁；以及，所述第一栅极导电部形成在所述第一栅极介质层上并填充在所述沟槽中。
3.如权利要求1所述的晶体管，其特征在于，所述导电层的所述导电连接部与所述沟槽之间具有一间隙，以使所述导电连接部悬置在所述沟槽内。
4.如权利要求3所述的晶体管，其特征在于，所述导电连接部与所述沟槽之间的所述间隙在垂直于所述第一方向上的截面形状为U形，并且所述间隙环绕所述导电连接部的底壁和侧壁。
5.如权利要求1所述的晶体管，其特征在于，所述晶体管还包括：
一遮盖层，形成在所述半导体衬底上并覆盖所述导电层。
6.如权利要求5所述的晶体管，其特征在于，所述导电层的所述导电连接部与所述沟槽之间具有一间隙，所述遮盖层遮盖所述间隙的开口，以封闭所述间隙。
7.如权利要求1所述的晶体管，其特征在于，所述半导体衬底中形成有一隔离结构，所述隔离结构围绕出一有源区，所述第一栅极介质层和所述第二栅极介质层均从所述有源区延伸出，以及所述第一栅极导电部、第二栅极导电部和所述导电连接部均从所述有源区延伸出。
8.如权利要求1～7任一项所述的晶体管，其特征在于，在所述半导体衬底中形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区位于所述第一栅极导电部远离所述第二栅极导电部的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部的两侧。
9.一种晶体管的形成方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上定义有沿着第一方向延伸的第一区域和沿着第二方向延伸的第二区域，所述第二区域的端部连接至所述第一区域的侧边，所述第一区域中与所述第二区域连接的部分构成连接区，并由所述连接区将所述第一区域划分为栅极区和导电区；
形成一介质材料层在所述半导体衬底上，所述介质材料层形成在所述第一区域和所述的第二区域中；
形成一导电层在所述介质材料层上，并且所述介质材料层的侧壁从所述导电层中暴露出；
形成第一遮盖层在所述半导体衬底上并覆盖所述导电层，所述第一遮盖层中形成有一开口，所述开口位于所述第一区域的所述导电区中，并暴露出所述介质材料层的部分侧壁；
以及，
对所述介质材料层执行刻蚀工艺，以通过所述开口部分去除所述介质材料层中位于所述导电区中的部分，并保留所述介质材料层中位于栅极区的部分以构成第一栅极介质层，以及保留所述介质材料层中位于第二区域中的部分，以构成第二栅极介质层；
其中，所述导电层中对应在所述第一栅极介质层上的部分构成第一栅极导电部，所述导电层中对应在所述第二栅极介质层上的部分构成第二栅极导电部，以及所述导电层中对应所述导电区中的部分构成导电连接部。
10.如权利要求9所述的晶体管的形成方法，其特征在于，所述第一区域的所述半导体衬底中形成一沟槽，所述沟槽沿着第一方向延伸；其中，
在形成所述介质材料层时，所述介质材料层位于所述第一区域中的部分覆盖所述沟槽的底壁和侧壁；
在形成所述导电层时，所述导电层位于所述第一区域中的部分填充在所述沟槽中并形成在所述介质材料层上，所述介质材料层包覆所述导电层的底壁和侧壁并不低于所述导电层，以使所述介质材料层的侧壁从所述导电层的顶表面暴露出；
在形成所述第一遮盖层时，所述开口暴露出部分所述沟槽，以使所述介质材料层中延伸至沟槽顶部的部分从所述开口中暴露出；以及，
在执行所述刻蚀工艺以部分去除所述介质材料层时，形成间隙在所述导电层和所述沟槽侧壁之间，所述间隙环绕所述导电层的外围，以使所述导电连接部悬置在所述沟槽中。
11.如权利要求9所述的晶体管的形成方法，其特征在于，所述刻蚀工艺为湿法刻蚀工艺，所述刻蚀溶液还横向刻蚀所述介质材料层中位于所述第一遮盖层下方的部分，以形成间隙在所述导电层的下方，并使所述间隙从开口区域延伸至所述第一遮盖层的下方。
12.如权利要求9所述的晶体管的形成方法，其特征在于，在部分去除所述介质材料层之后，还包括：
形成第二遮盖层在所述半导体衬底和所述第一遮盖层上，所述第二遮盖层覆盖所述开口的底壁和侧壁，以封闭所述间隙。
13.如权利要求9～12任一项所述的晶体管的形成方法，其特征在于，在所述半导体衬底中形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区位于所述第一栅极导电部远离所述第二栅极导电部的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部的两侧。
14.一种半导体器件，其特征在于，包括如权利要求1所述的晶体管。
15.如权利要求14所述的半导体器件，其特征在于，所述半导体器件为半导体存储器，所述半导体存储器具有存储区和位于所述器件区外围的周边区，以及所述晶体管形成在所述周边区中。

说明书全文

晶体管及其形成方法、半导体器件

技术领域

[0001] 本发明涉及集成电路半导体技术领域，特别涉及一种晶体管及其形成方法以及一种半导体器件。

背景技术

[0002] 现如今，金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管已经被广泛地应用于大部分的数字电路及模拟电路中。而为了顺应半导体器件的小尺寸高密集程度的需求，相应的使MOS晶体管的尺寸也随之缩减。

[0003] 但是，随着MOS晶体管尺寸的不断缩减，其沟道长度也会相应的按比例缩短，进而容易出现短沟道效应(short channel effect，SCE)而对器件的性能造成影响。具体的说，当MOS晶体管的沟道长度缩短到可与源区的耗尽层和漏区的耗尽层的宽度之和相比拟时，即源区的耗尽层和漏区的耗尽层贯通，此将导致栅极结构无法控制电流，并会使器件的特性将不再遵守长沟道近似(long—channel approximation)的假设。

[0004] 因此，随着器件尺寸趋于不断缩减，希望可以提供一种能够有效地改善晶体管的短沟道效应的方法。

发明内容

[0005] 本发明的目的在于提供一种晶体管，以解决现有的晶体管随着器件尺寸的不断缩减，容易出现短沟道效应的问题。

[0006] 为解决上述技术问题，本发明提供一种晶体管，包括：

[0007] 半导体衬底，所述半导体衬底上定义有沿着第一方向延伸的第一区域和沿着第二方向延伸的第二区域，所述第二区域的端部连接至所述第一区域的侧边，所述第一区域中与所述第二区域连接的部分构成连接区，并由所述连接区将所述第一区域划分为栅极区和导电区；

[0008] 栅极介质层，包括第一栅极介质层和第二栅极介质层，所述第一栅极介质层形成在所述第一区域的所述栅极区中，所述第二栅极介质层形成在所述第二区域中；以及，[0009] 导电层，包括第一栅极导电部、第二栅极导电部和导电连接部，所述第一栅极导电部形成在所述第一区域的栅极区中，并形成在所述第一栅极介质层上，所述第二栅极导电部形成在所述第二区域中，并覆盖所述第二栅极介质层，所述导电连接部形成在所述第一区域的导电区中，并且所述导电连接部还延伸至所述连接区，以连接所述第一栅极导电部和所述第二栅极导电部。

[0010] 可选的，所述第一区域的半导体衬底中形成有沿着所述第一方向延伸的沟槽；所述第一栅极介质层形成在所述栅极区的所述沟槽中，并覆盖所述沟槽的底壁和侧壁；以及，所述第一栅极导电部形成在所述第一栅极介质层上并填充在所述沟槽中。

[0011] 可选的，所述导电层的所述导电连接部与所述沟槽之间具有一间隙，以使所述导电连接部悬置在所述沟槽内。

[0012] 可选的，所述导电连接部与所述沟槽之间的所述间隙在垂直于所述第一方向上的截面形状为U形，并且所述间隙环绕所述导电连接部的底壁和侧壁。

[0013] 可选的，所述晶体管还包括：

[0014] 一遮盖层，形成在所述半导体衬底上并覆盖所述导电层。

[0015] 可选的，所述导电层的所述导电连接部与所述沟槽之间具有一间隙，所述遮盖层遮盖所述间隙的开口，以封闭所述间隙。

[0016] 可选的，所述半导体衬底中形成有一隔离结构，所述隔离结构围绕出一有源区，所述第一栅极介质层和所述第二栅极介质层均从所述有源区延伸出，以及所述第一栅极导电部、第二栅极导电部和所述导电连接部均从所述有源区延伸出。

[0017] 可选的，在所述半导体衬底中形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区位于所述第一栅极导电部远离所述第二栅极导电部的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部的两侧。

[0018] 本发明的又一目的在于提供一种晶体管的形成方法，包括：

[0019] 提供一半导体衬底，所述半导体衬底上定义有沿着第一方向延伸的第一区域和沿着第二方向延伸的第二区域，所述第二区域的端部连接至所述第一区域的侧边，所述第一区域中与所述第二区域连接的部分构成连接区，并由所述连接区将所述第一区域划分为栅极区和导电区；

[0020] 形成一介质材料层在所述半导体衬底上，所述介质材料层形成在所述第一区域和所述的第二区域中；

[0021] 形成一导电层在所述介质材料层上，并且所述介质材料层的侧壁从所述导电层中暴露出；

[0022] 形成第一遮盖层在所述半导体衬底上并覆盖所述导电层，所述第一遮盖层中形成有一开口，所述开口位于所述第一区域的所述导电区中，并暴露出所述介质材料层的部分侧壁；以及，

[0023] 对所述介质材料层执行刻蚀工艺，以通过所述开口部分去除所述介质材料层中位于所述导电区中的部分，并保留所述介质材料层中位于栅极区的部分以构成第一栅极介质层，以及保留所述介质材料层中位于第二区域中的部分，以构成第二栅极介质层；

[0024] 其中，所述导电层中对应在所述第一栅极介质层上的部分构成第一栅极导电部，所述导电层中对应在所述第二栅极介质层上的部分构成第二栅极导电部，以及所述导电层中对应所述导电区中的部分构成导电连接部。

[0025] 可选的，所述第一区域的所述半导体衬底中形成一沟槽，所述沟槽沿着第一方向延伸；其中，

[0026] 在形成所述介质材料层时，所述介质材料层位于所述第一区域中的部分覆盖所述沟槽的底壁和侧壁；

[0027] 在形成所述导电层时，所述导电层位于所述第一区域中的部分填充在所述沟槽中并形成在所述介质材料层上，所述介质材料层包覆所述导电层的底壁和侧壁并不低于所述导电层，以使所述介质材料层的侧壁从所述导电层的顶表面暴露出；

[0028] 在形成所述第一遮盖层时，所述开口暴露出部分所述沟槽，以使所述介质材料层中延伸至沟槽顶部的部分从所述开口中暴露出；以及，

[0029] 在执行所述刻蚀工艺以部分去除所述介质材料层时，形成间隙在所述导电层和所述沟槽侧壁之间，所述间隙环绕所述导电层的外围，以使所述导电连接部悬置在所述沟槽中。

[0030] 可选的，所述刻蚀工艺为湿法刻蚀工艺，所述刻蚀溶液还横向刻蚀所述介质材料层中位于所述第一遮盖层下方的部分，以形成间隙在所述导电层的下方，并使所述间隙从开口区域延伸至所述第一遮盖层的下方。

[0031] 可选的，在部分去除所述介质材料层之后，还包括：

[0032] 形成第二遮盖层在所述半导体衬底和所述第一遮盖层上，所述第二遮盖层覆盖所述开口的底壁和侧壁，以封闭所述间隙。

[0033] 可选的，在所述半导体衬底中形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区位于所述第一栅极导电部远离所述第二栅极导电部的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部的两侧。

[0034] 本发明的另一目的在于提供一种半导体器件，其具有如上所述的晶体管。

[0035] 可选的，所述半导体器件为半导体存储器，所述半导体存储器具有存储区和位于所述器件区外围的周边区，以及所述晶体管形成在所述周边区中。

[0036] 在本发明提供的晶体管中，由于第一栅极介质层和第二栅极介质层分别形成在栅极区和第二区域中，并使导电区中未设置有栅极介质层，从而使导电层中位于导电区中部分不构成晶体管的栅极结构，如此即可以避免在导电区中形成导电沟道，防止导电区两侧之间的漏电流现象。附图说明

[0037] 图1a为本发明实施例一中的晶体管的俯视图；

[0038] 图1b为本发明实施例一中的晶体管其各个区域的分布示意图；

[0039] 图2a为图1a所示的本发明实施例一中的晶体管沿着aa’和bb’方向的剖面示意图；

[0040] 图2b为本发明实施例一中的晶体管在其导通过程中的导电沟道的示意图；

[0041] 图3为本发明实施例二中的晶体管的形成方法的流程示意图；

[0042] 图4a～8a和图4b～8b为本发明实施例二中的晶体管的形成方法在其制备过程中的结构示意图。

[0043] 其中，附图标记如下：

[0044] 10-栅极介质层； 20-栅极导电层；

[0045] 30S-源区； 30D-漏区；

[0046] 100-半导体衬底； 101-隔离结构；

[0047] 110-沟槽；

[0048] 200a-第一栅极介质层； 200b-第二栅极介质层；

[0049] 210-介质材料层；

[0050] 300-导电层；

[0051] 310-功函数层； 320-金属层；

[0052] 300a-第一栅极导电部； 300b-第二栅极导电部；

[0053] 300c-导电连接部；

[0054] 400-遮盖层； 400a-开口；

[0055] 410-第一遮盖层； 410a-遮盖材料层；

[0056] 420-第二遮盖层；

[0057] 500S-源区； 500D-漏区；

[0058] Z1-长度尺寸；

[0059] Z2-深度值；

[0060] G-间隙；

[0061] AA-有源区。

具体实施方式

[0062] 本发明提供了一种晶体管，所述晶体管包括相互间隔设置的第一栅极介质层和第二栅极介质层，基于此即可使形成在第一栅极介质层和第二栅极介质层上的连续延伸的导电层划分为第一栅极导电部、导电连接部和第二栅极导电部。即，使晶体管的栅极结构划分为两个位置相互分隔但是仍然电性连接的两个部分，从而在晶体管的导通过程中，可使反型形成的导电沟道需要绕过导电连接部，而呈现曲线型的导电沟道，有利于增加导电沟槽的长度。

[0063] 以下结合附图和具体实施例对本发明提出的晶体管及其形成方法、半导体器件作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0064] 实施例一

[0065] 图1a为本发明实施例一中的晶体管的俯视图，图1b为本发明实施例一中的晶体管其各个区域的分布示意图，图2a为图1a所示的本发明实施例一中的晶体管沿着aa’和bb’方向的剖面示意图，图2b为本发明实施例一中的晶体管在其导通过程中的导电沟道的示意图。结合图1a～图1b以及图2a和图2b所示，所述晶体管包括：

[0066] 半导体衬底100，所述半导体衬底100上定义有沿着第一方向(X方向) 延伸的第一区域100A和沿着第二方向(Y方向)延伸的第二区域100B，所述第二区域100B的端部连接至所述第一区域100A的侧边，所述第一区域 100A中与所述第二区域100B连接部分构成连接区100P，并由所述连接区 100P将所述第一区域100A划分为栅极区100A1和导电区100A2；

[0067] 栅极介质层，包括第一栅极介质层200a和第二栅极介质层200b，所述第一栅极介质层200a形成在所述第一区域100A的所述栅极区100A1中，所述第二栅极介质层200b形成在所述第二区域100B中。；

[0068] 导电层，包括第一栅极导电部300a、第二栅极导电部300b和导电连接部300c，所述第一栅极导电部300a形成在所述第一区域100A的栅极区 100A1中，并形成在所述第一栅极介质层200a上，所述第二栅极导电部300b 形成在所述第二区域100A2的半导体衬底上，并覆盖所述第二栅极介质层200b，所述导电连接部300c形成在所述第一区域100A的导电区100A2中，并且所述导电连接部300c还延伸至所述连接区100P，以连接所述第一栅极导电部
300a和所述第二栅极导电部300b。

[0069] 其中，所述导电层300包括功函数层和形成在所述功函数层上的金属层。可选的，所述功函数层的材质例如包括氮化钛(TiN)，以及所述金属层的材质例如包括钨(W)。

[0070] 本实施例中，第一栅极介质层200a、形成在第一栅极介质层上的所述第一栅极导电部300a、第二栅极介质层200b和形成在第二栅极介质层上的所述第二栅极导电部300b即构成晶体管的栅极结构。而由于对应导电连接部300c的半导体衬底上并没有形成栅极介质层(即，导电连接部300c 朝向衬底的一侧上没有形成栅极介质层)，因此导电连接部300c不会构成晶体管的栅极结构，而是用于实现导电功能。

[0071] 重点参考结合图2a和图2b所示，当所述晶体管导通时，则靠近第一栅极导电部300a和第二栅极导电部300b的衬底中均能够反型形成导电沟道，此时即能够使第一栅极导电部300a的两侧实现电流流通(即，第一接触点PC1和第二接触点PC2之间的电流流通)，以及第二栅极导电部300b 的两侧实现电流流通(即，第二接触点PC2和第三接触点PC3之间的电流流通)。然而，邻近导电连接部300c的衬底中并不会反型形成导电沟道，此时，即可避免导电连接部300c的两侧出现电流流通的问题(即，避免第一接触点PC1和第三接触点PC3之间的电流流通)，从而可以有效改善晶体管的漏电流现象。

[0072] 如此即能够有效增加晶体管的导电沟道的长度，从而可改善晶体管的短沟道效应。

[0073] 继续参考图2c所示，在所述半导体衬底100中还形成有第一掺杂区、第二掺杂区和第三掺杂区，其中所述第一掺杂区位于所述第一栅极导电部 200a远离所述第二栅极导电部200b的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部200b的两侧。其中，位于第二栅极导电部200b两侧的第二掺杂区和第三掺杂区例如分别构成源区和漏区，以及位于第一栅极导电部200a远离第二栅极导电部200b一侧的第一掺杂区例如构成漏区。

[0074] 可以认为，相交的第一区域100A和第二区域100B将所述半导体衬底 100划分为三个区域，3个区域分别对应第一掺杂区、第二掺杂区和第三掺杂区。以及，在所述三个区域中均对应设置有一接触点，以用于引出对应的区域。具体的，第一掺杂区中设置有第一接触点PC1，第二掺杂区中设置有第二接触点PC2，第三掺杂区中设置有第三接触点PC3。

[0075] 本实施例中，以沟槽型晶体管为例进行解释说明。基于此，在所述半导体衬底100中相应的形成有一沟槽110，所述沟槽110形成在所述第一区域100A中并沿着第一方向(X方向)延伸。其中，所述沟槽110的深度值Z2介于100nm～200nm，以及所述沟槽110在垂直于第一方向上的开口尺寸Z3介于15nm～30nm。

[0076] 重点参考图2b所述，本实施例中，所述第一栅极介质层200a形成在所述栅极区100A1的所述沟槽110中，并覆盖所述沟槽110的底壁和侧壁。

[0077] 以及，所述第一栅极导电部300a和导电连接部300c均填充在所述沟槽110中并且所述第一栅极导电部300a还形成在所述第一栅极介质层200a 上。

[0078] 继续参考图2a和图2b所示，所述导电层300的所述导电连接部300c 与所述半导体衬底100之间具有一间隙G，以使所述导电连接部300c悬置在所述半导体衬底100上。即，所述导电连接部300c未接触至所述半导体衬底100的表面，并和所述半导体衬底100的表面之间保留有空隙。本实施例中，所述导电连接部300c与所述半导体衬底的所述沟槽110之间具有所述间隙G，以使所述导电连接部300c悬置在所述沟槽110内。即，本实施例中，导电连接部300c未接触至所述沟槽110的内表面，并和所述沟槽 110的内表面之间保留有空隙。

[0079] 由于导电连接部300c悬置在所述半导体衬底100上，从而可以避免所述导电连接部300c与第一栅极介质层200a和第二栅极介质层200b接触，如此即可确保所述导电连接部300c在晶体管的导通过程中不会对导电沟道的路径造成影响。

[0080] 进一步的，所述导电连接部300c与所述半导体衬底100之间的所述间隙G的宽度尺寸(即，导电连接部300c距离所述半导体衬底100的尺寸)，等于所述第一栅极介质层或200a或所述第二栅极介质层200b的厚度尺寸。可以理解为，所述导电连接部300c距离半导体衬底表面的尺寸等于或接近于所述第一栅极介质层200a或所述第二栅极介质层200b的厚度尺寸。

[0081] 由于所述间隙G的宽度尺寸等于或接近于所述第一栅极介质层200a 或所述第二栅极介质层200b的厚度尺寸，相应的使第一栅极导电部300a、第二栅极导电部300b和导电连接部300c均距离所述半导体衬底表面相同的距离尺寸。

[0082] 本实施例中，导电连接部300c距离半导体衬底表面的尺寸，即为导电连接部300c距离沟槽110的内表面的尺寸。进一步可以认为，本实施例中的所述第一栅极导电部300和导电连接部300c掩埋在半导体衬底的同一深度位置中，并具备相同的厚度尺寸和宽度尺寸。由于导电连接部300c未对应有栅极介质层，因此所述导电连接部300b悬置在沟槽110中。以及，如图2b所示，所述导电连接部300c与所述沟槽110之间的所述间隙G在垂直于所述第一方向上的截面形状为U形，并且所述间隙G环绕所述导电连接部300c的底壁和侧壁。

[0083] 进一步的，所述晶体管还包括一遮盖层400，所述遮盖层400形成在所述半导体衬底100上并覆盖所述导电层，从而可利用所述遮盖层400隔离所述导电层300。可选的方案中，所述遮盖层400遮盖所述间隙G的顶部开口，以封闭所述间隙G。

[0084] 此时，所述述半导体衬底100中还形成有一隔离结构101，所述隔离结构101围绕出一有源区AA，所述第一栅极介质层200a和所述第二栅极介质层200b均从所述有源区AA延伸出，以及所述第一栅极导电部300a、第二栅极导电部300b和所述导电连接部300c均从所述有源区AA延伸出。进一步的，所述导电层300中位于所述隔离结构101中的深度低于所述导电层300中位于所述有源区AA中的深度。

[0085] 需要说明的是，本实施例中，所述沟槽110仅形成在所述第一区域中 100A中，以使第一栅极导电部300a和导电连接部300c填充在所述沟槽110 中，此时即可使第一掺杂区(对应第一接触点PC1)和第二掺杂区(对应第二接触点PC2)之间的导电沟道环绕所述沟槽110的侧壁，有利于增加晶体管的导电沟道的长度。

[0086] 然而，应当认识到，在其他实施例中，所述沟槽还可进一步形成第二区域100B中，并且在第二区域中的沟槽沿着第二方向延伸，此时即可使第二栅极导电部300b也填充在所述沟槽中，进而使第二掺杂区(对应第二接触点PC2)和第三掺杂区(对应第三接触点PC3)之间的导电沟道也相应的环绕沟槽的侧壁，进一步增加了晶体管的导电沟道的长度，从而可以有效改善晶体管的短沟道效应。

[0087] 实施例二

[0088] 本实施例中提供了一种晶体管的形成方法。图3为本发明实施例二中的晶体管的形成方法的流程示意图，如图3所示，晶体管的形成方法包括：

[0089] 步骤S100，提供一半导体衬底，所述半导体衬底上定义有沿着第一方向延伸的第一区域和沿着第二方向延伸的第二区域，所述第二区域的端部连接至所述第一区域的侧边，所述第一区域中与所述第二区域连接的部分构成连接区，并由所述连接区将所述第一区域划分为栅极区和导电区；

[0090] 步骤S200，形成一介质材料层在所述半导体衬底上，所述介质材料层形成在所述第一区域和所述的第二区域中；

[0091] 步骤S300，形成一导电层在所述介质材料层上，并且所述介质材料层的侧壁从所述导电层中暴露出；

[0092] 步骤S400，形成第一遮盖层在所述半导体衬底上并覆盖所述导电层，所述第一遮盖层中形成有一开口，所述开口位于所述第一区域的所述导电区中，并暴露出所述介质材料层的部分侧壁；

[0093] 步骤S500，对所述介质材料层执行刻蚀工艺，通过所述开口部分去除所述介质材料层中位于所述导电区中的部分，并保留所述介质材料层中位于栅极区的部分以构成第一栅极介质层，以及保留所述介质材料层中位于第二区域中的部分，以构成第二栅极介质层；其中，所述导电层中对应在所述第一栅极介质层上的部分构成第一栅极导电部，所述导电层中对应在所述第二栅极介质层上的部分构成第二栅极导电部，以及所述导电层中对应所述导电区中的部分构成导电连接部。

[0094] 可选的方案中，还可进一步包括：步骤S600，形成第二遮盖层在所述半导体衬底和所述第一遮盖层上，所述第二遮盖层覆盖所述开口的底壁和侧壁，以封闭所述间隙。

[0095] 图4a～8a和图4b～8b为本发明实施例二中的晶体管的形成方法在其制备过程中的结构示意图，下面以形成沟槽式晶体管为例，并结合附图对各个形成步骤进行解释说明。

[0096] 步骤S100中，具体参考图4a和图4b所示，提供一半导体衬底100。所述半导体衬底100上定义有沿着第一方向延伸的第一区域100A和沿着第二方向延伸的第二区域100B，所述第二区域100B的端部连接至所述第一区域100A的侧边，所述第一区域100A中与所述第二区域100B连接的部分构成连接区100P，并由所述连接区100P将所述第一区域100A划分为栅极区100A1和导电区100A2。

[0097] 其中，所述半导体衬底100中还进一步形成有一隔离结构101，所述隔离结构101界定出一有源区AA，所述有源区AA用于在后续工艺中形成晶体管。

[0098] 本实施例中，以形成沟槽型晶体管为例进行解释说明，因此在所述半导体衬底100中还可形成一沟槽110，所述沟槽110形成在所述第一区域 100A中并沿着第一方向(X方向)延伸。可选的方案中，所述沟槽110沿着第一方向从所述有源区AA在第一方向上的两端延伸出所述有源区AA。

[0099] 其中，所述沟槽110的形成方法例如包括：首先，形成一第一掩膜层在所述半导体衬底100上，所述第一掩膜层中开设有一掩膜开口；接着，以所述第一掩膜层为掩膜刻蚀所述半导体衬底100，以形成对应所述掩膜开口的所述沟槽110在所述半导体衬底100中。

[0100] 步骤S200中，具体参考图5a和图5b所示，形成一介质材料层210在所述半导体衬底100上，所述介质材料层210形成在所述第一区域100A和所述的第二区域100B中。

[0101] 其中，所述介质材料层210的材质例如包括氧化层，进一步可包括氧化硅层。以及，所述介质材料层210可采用热氧化工艺形成。基于此，本实施例中可通常形成一遮盖层510，以覆盖不需要形成介质材料层部分，从而在热氧化工艺中可以使所形成的介质材料层形成在所述第一区域100A 和第二区域100B中。

[0102] 本实施例中，对应在第一区域中的所述介质材料层210其覆盖所述沟槽110的底壁和侧壁并沿着所述第一方向(X方向)连续延伸。较佳的，对应在第一区域中的所述介质材料层210覆盖所述沟槽侧壁的部分延伸至所述沟槽110的顶部，以使所述介质材料层210的侧壁暴露于所述半导体衬底100的顶表面。

[0103] 步骤S300中，具体参考图6a和图6b所示，形成一导电层300在所述介质材料层210上，并且所述介质材料层210的侧壁从所述导电层300中暴露出。通过使介质材料层210的侧壁暴露出，从而可以利用后续的刻蚀工艺部分去除所述介质材料层210。

[0104] 本实施例中，所述导电层300位于第一区域中的部分填充在所述沟槽 110中并形成在所述介质材料层210上，第一区域中的所述介质材料层210 包覆所述导电层300底壁和侧壁(即，介质材料层210包覆导电层300面对半导体衬底的表面)，并且所述介质材料层210不低于所述导电层300，以使第一区域中的所述介质材料层210的侧壁从所述导电层300的顶表面暴露出。

[0105] 此外，所述导电层300可进一步包括一功函数层310和一金属层320，所述金属层320形成在所述功函数层310上。本实施例中，所述功函数层 310形成在所述介质材料层210上并覆盖所述沟槽的侧壁和底壁，所述金属层320填充所述沟槽110以形成在所述功函数层
310上。

[0106] 步骤S400，具体参考图7a～图7b所示，形成第一遮盖层410在所述半导体衬底100上并覆盖所述导电层300，并且所述第一遮盖层410中形成有一开口400a，所述开口400a位于所述第一区域的所述导电区中，并暴露出所述介质材料层210的部分侧壁。

[0107] 通过形成第一遮盖层410并在所述第一遮盖层410中开设有开口400a，从而可以通过所述开口400a暴露出所述介质材料层210的部分侧壁，进而在后续的刻蚀工艺中，可使刻蚀剂通过所述开口400a侵蚀部分介质材料层 210，并避免全部的介质材料层210a被去除。

[0108] 本实施例中，所述第一遮盖层410的所述开口400a暴露出部分所述沟槽110，以使所述介质材料层210中延伸至沟槽顶部的部分从所述开口400a 中暴露出。其中，所述开口400a在第一方向(X方向)上的长度尺寸小于所述导电区在第一方向上的长度尺寸，以及所述开口400a在第二方向(Y 方向)上的宽度尺寸优选为大于等于所述沟槽110的宽度尺寸。

[0109] 具体的，所述第一遮盖层410的形成方法包括：

[0110] 步骤一，形成遮盖材料层在所述半导体衬底上并覆盖所述导电层；

[0111] 步骤二，刻蚀所述遮盖材料层并刻蚀停止于所述半导体衬底100的顶表面，以形成具有所述开口400a的所述第一遮盖层410，此时所述开口400a 的底表面相应的与所述半导体衬底的顶表面齐平，从而通过所述开口400a 能够暴露出延伸至沟槽顶部的所述介质材料层210。

[0112] 步骤S500，具体参考图8a和图8b所述，对所述介质材料层210执行刻蚀工艺，以通过所述开口400a部分去除所述介质材料层210中位于所述导电区中的部分，并保留所述介质材料层中位于栅极区的部分以构成第一栅极介质层200a，以及保留所述介质材料层中位于第二区域中的部分，以构成第二栅极介质层200b。

[0113] 需要说明的是，所述导电层300中对应在所述第一栅极介质层200a上的部分用于构成第一栅极导电部，所述导电层300中对应在所述第二栅极介质层200b上的部分用于构成第二栅极导电部，以及所述导电层300中对应在所述导电区中的部分用于构成导电连接部。此时，位于导电区中的导电连接部和所述衬底之间即形成有一空隙G。

[0114] 其中，对所述介质材料层执行的刻蚀工艺可进一步为湿法刻蚀工艺，所述湿法刻蚀工艺进一步为各向同性刻蚀工艺。具体的，刻蚀溶液通过所述开口400a侵蚀暴露出的介质材料层，并进一步往沟槽110的深度方向侵蚀所述介质材料层，以去除所述介质材料层中对应所述开口400a的部分。同时，所述刻蚀溶液还进一步横向侵蚀所述介质材料层(即，刻蚀溶液可以平行于所述沟槽110的延伸方向横向扩散并刻蚀所述介质材料层)，从而可以横向扩散至第一遮盖层410中邻近所述开口400a的下方，并侵蚀位于所述第一遮盖层邻近所述开口下方的介质材料层，进而使最终所形成的间隙G从开口区域延伸至所述第一遮盖层紧邻所述开口400a的下方，因此所述间隙G的横向长度尺寸大于所述开口的横向长度尺寸。此处所述的“横向宽度尺寸”即为沿着第一方向的长度尺寸。本实施例中，所述间隙G还横向扩展至所述连接区。

[0115] 此外，对所述介质材料层所执行的湿法刻蚀工艺例如为缓冲氧化物刻蚀液(Buffer Oxide Etch，BOE)，其包括氢氟酸溶液(HF)和氨水(NH4)，氢氟酸溶液和氨水溶液的体积比例如为1:6。以及，在利用所述缓冲氧化物刻蚀液刻蚀所述介质材料层时的刻蚀速率例如介于1nm/s～3nm/s。

[0116] 优选的方案中，所述晶体管的形成方法还包括：步骤S600。

[0117] 在步骤S600中，形成第二遮盖层在所述半导体衬底100和第一遮盖层 410上，所述第二遮盖层遮盖所述开口的底壁和侧壁，以封闭所述间隙G。具体的，所述第二遮盖层遮盖所述间隙G的顶部，且未填充或完全填充所述间隙G。

[0118] 可以理解为，本实施例中，利用所述第一遮盖层410和第二遮盖层构成一遮盖层400，以对其下方的组件进行隔离保护。

[0119] 此外，在所述半导体衬底100中还形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区位于所述第一栅极导电部远离所述第二栅极导电部的衬底中，所述第二掺杂区和所述第三掺杂区分别位于所述第二栅极导电部的两侧。

[0120] 此外，本发明还提供了一种半导体器件，所述半导体器件包括如上所述的晶体管。由于如上所述的晶体管能够有效改善晶体管漏电流的问题，因此可以相应的提高所述半导体器件的性能。

[0121] 其中，所述半导体器件例如为半导体存储器。具体的，所述半导体存储器具有器件区和位于所述器件区外围的周边区，以及所述晶体管可形成在所述周边区中。进一步的，所述半导体存储器包括沿着第一方向延伸的导电延伸线，所述导电延伸线贯穿所述器件区并延伸至所述周边区中，其中所述导电延伸线中位于所述器件区中的部分构成字线，所述导电延伸线中位于所述周边区中的部分构成所述晶体管的导电层。

[0122] 即，可使器件区中的字线和周边区中用于构成晶体管栅极结构的导电层，利用同一工艺步骤形成，以简化所述半导体存储器的制备工艺。

[0123] 综上所述，本发明提供的晶体管中，由于第一栅极介质层和第二栅极介质层分别形成在栅极区和第二区域中，并使导电区中未设置有栅极介质层，从而使导电层中位于导电区中部分不构成晶体管的栅极结构，如此即可以避免在导电区中形成导电沟道，防止导电区两侧之间的漏电流现象。在将如上所述的晶体管应用于半导体器件中，即相应的可以提高半导体器件的性能。

[0124] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

[0125] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

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晶体管及其形成方法、半导体器件

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