【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大型コンピュータや大容量ＡＴＭスイッチ、ＩＰルーターにおける大規模光スイッチングネットワークに関し、特に光受信器のビット同期回路に関する。

【０００２】

【従来の技術】光空間スイッチを用いた大容量光インタコネクションネットワークにおいては、光空間スイッチによって各ノードからの信号が切り替えられる。 この大容量光インタコネクションネットワークのポートあたりの伝送速度は数Ｇｂ／ｓ以上、規模は１００×１００以上なので各ノード間距離をｍｍオーダーで等長化し同期化することは困難である。

【０００３】そこで光受信器においては、ビット同期回路によって、光スイッチを切り替えた際ビット同期をとり直す必要がある。 その同期時間は、スループットを下げないために、１０ｂｉｔ以内であることが望まれる。

【０００４】また、光空間スイッチを用いた大容量光インタコネクションネットワークにおいては、光スイッチ素子や経路の損失補償に用いる光増幅器の自然放出光（ＡＳＥ）によって信号光の信号／雑音比（ＳＮＲ）が劣化する。 ＳＮＲの劣化は時間成分に対してはジッタの増加となるので、受信器においてはジッタの影響についても考慮する必要がある。

【０００５】さらに、規模が１００×１００以上と大きく、光受信器も１００以上用いるため小型・低価格かつ低消費電力であることが要求される。 従来のビット同期方法としては、フェーズロックドループ（ＰＬＬ）によるもの、タイミングタンクによるもの、ゲート付き発振器（Gated ＶＣＯ）によるもの、多相クロックによるものが知られている。

【０００６】ＰＬＬによるものでは、受信信号と電圧制御発振器（ＶＣＯ）出力クロックの位相比較を行い、位相差がなくなるようにＶＣＯの電圧を制御する方法である。 同期時間はループの応答時間に依存し、一般にｕｓ
オーダー、１０Ｇｂ／ｓでは１０，０００ｂｉｔ程度となる。

【０００７】タイミングタンクによるものでは、受信信号を微分折り返しして、その出力をバンドパスフィルタ（ＢＰＦ）を通すことによってビット同期を行う方法である。 同期時間は、ＢＰＦのＱ値をＱ０とすると、ほぼＱ０ｂｉｔかかることが知られている。 一般にＱ値はジッタの少ないクロックを得るために１００以上のものを用いるので同期時間も１００ｂｉｔ以上かかることになる。

【０００８】また、Gated ＶＣＯによるものは、受信データの立ち上がり、立ち下がり信号をGated ＶＣＯのゲート入力に用いる開Loopによる方法であり、１ｂｉｔで同期することができるが、ジッタの抑圧効果はない。

【０００９】一方、多相クロックを用いたビット同期回路では、数ｂｉｔでの同期、ジッタの抑圧が可能である。 例えば、特開平７−１９３５６２号公報「ビット同期回路」では、基準クロックからＮ相の複数クロック信号を出力するクロック多相化回路と受信データとクロック多相化回路出力の多相クロックを入力として識別に用いるクロックを選択するクロック選択回路、受信データをクロック選択回路から出力されたクロックで書き込み基準クロックで読み出すエラスティックストア（メモリ）から構成されており、クロック選択回路で選択されたクロックを用いて受信データを識別し、エラスティックストアにおいて基準クロックで読み出すことによって常に同じ位相の出力を得ることによりビット同期を行っている。

【００１０】また他の多相クロックから識別クロックを選択する回路例として、特開平４−３４７９３１号公報「位相同期クロック抽出回路」がある。 この回路は、特開平７−１９３５６２号と同様に多相のクロックから識別に用いるクロックを選択する構成であるが、さらにこの回路では、クロック選択時に雑音などによって選択誤りが生じたときの対策として、一旦クロックを選択した後に、同一パルス列に対する時系列の選択結果から多数決回路や平均化回路によってそのクロックパルスが正しく選択されているか否かを判定し実際に使用するクロックを決定する構成となっている。

【００１１】また、この回路におけるクロックを選択する論理回路や多数決を行う回路は、入力データの変化点（立ち上がり、立ち下がり）を検出し、この変化点に対応したパルスをクロックとして用いているので、信号速度をＡ（ｂ／ｓ）とするとその２倍の速度、２Ａ（Ｈ
ｚ）のクロックで動作している。

【００１２】また、他の多相クロックから識別クロックを選択する回路例として、本出願の発明者に係る、特開平１１−２１５１１０号公報「ビット同期回路」がある。 この回路は、入力基準クロックに同期した互いに位相が相違する複数のクロックを多相クロック発生回路で発生し、識別回路ではこれら複数のクロックによりそれぞれ入力データを識別し、一方これら複数のクロックの各々と識別すべき入力データとの位相関係を、位相比較回路で判別して位相が最適なクロックを決定し、この最適位相クロックにより識別された入力データを識別回路から選択して出力する構成となっている。

【００１３】

【発明が解決しようとする課題】従来の多相クロックからクロックを選択する方式のビット同期回路では、エラスティックストアが必要であったが、数Ｇｂ／ｓ以上の高速領域で動作するエラスティックストアを実現することが困難であるという問題があった。

【００１４】また、エラスティックストアが動作する速度までシリアル／パラレル変換（Ｓ／Ｐ変換）し、エラスティックストアを用いてビット同期を行う場合、パラレル展開した数だけのエラスティックストアが必要となり、回路規模が大きくなるため小型低価格化が実現できないという問題があった。

【００１５】また論理回路のクロックとして入力データの変化点に対応したパルスを用いるものでは、信号速度をＡ（ｂ／ｓ）とするとその２倍の速度、２Ａ（Ｈｚ）
のクロックで動作することになる。 光空間スイッチを用いた大容量光インタコネクションネットワークでは、大容量化のためにポートあたりの容量をできる限り大きくする必要がある。

【００１６】このためポートあたりの伝送速度は回路の動作速度上限にほぼ等しく、上限の７０％以上となることが多い。 従って、２倍の速度のクロックで回路を動作させることは困難であるという問題があった。 また、ポートあたりの伝送速度を下げた場合、ネットワーク全体の容量が小さくなるという問題があった。

【００１７】また、多相クロックの中から位相関係が最適なクロックを決定し、この決定されたクロックによる識別データを上記識別回路から選択して出力する上記の位相同期回路は、高速領域での動作が可能であり、位相ずれによる感度劣化も生じないが、複数のクロックの各々と識別すべき入力データとの位相関係を位相比較回路で判別するときに、入力データにジッタが生じていたり、ＳＮＲが劣化しているような場合には、最適な位相クロックが決定できないことがあり、同期誤りを生ずる場合がある。

【００１８】本発明の目的は、小型・低価格で、Ｇｂ／
ｓ以上の高速領域で動作し、１０ｂｉｔ以内の同期が可能でかつジッタ抑圧効果があり、かつＳＮＲが劣化した信号に対しても同期誤りを防ぐことができるビット同期回路を実現することにある。

【００１９】

【課題を解決するための手段】本発明のビット同期回路は、入力された基準クロックに同期した互いに異なる位相の複数クロックを発生する多相クロック発生回路と、
前記多相クロック発生回路から出力される異なる位相の各クロックをデータ識別クロックとして入力データそれぞれを識別する複数の識別回路と、前記入力データと前記多相クロック発生回路から出力される異なる位相の各クロックとの位相比較を行う位相比較回路と、前記複数の位相比較回路の位相比較出力毎に、それぞれ連続する所定数の時系列の値の多数決論理を採ることにより、前記複数の位相比較回路の各出力値を決定する多数決位相決定回路と、前記多数決位相決定回路により決定された前記複数の位相比較回路の出力値に基づいて、前記複数の位相クロックの中から前記入力データの互いに隣接するレベル遷移タイミングの中央部にレベル遷移タイミングが発生するクロックを前記データ識別クロックとして選択し、該選択されたデータ識別クロックにより識別された前記入力データを出力するデータ選択回路とから構成されることを特徴とする。

【００２０】また、上記ビット同期回路において、前記多数決位相決定回路が前記基準クロックの分周クロックによって動作することを特徴とする。

【００２１】また、上記ビット同期回路は、外部からの制御信号に応じて前記多数決位相決定回路の決定結果を保持する保持手段を含み、前記保持手段の保持出力に従って前記選択手段を制御することを特徴とする。

【００２２】また、上記ビット回路は、前記識別手段からの各出力タイミングを揃える遅延手段を含むことを特徴とする。

【００２３】また、上記ビット同期回路において、前記複数の識別回路が前記入力データをデータ入力とし、前記クロックの各々をクロック入力とする複数のＤ型Ｆ／
Ｆで構成されていることを特徴とする。

【００２４】また、上記ビット同期回路において、前記位相比較器が前記クロックの各々をデータ入力とし、前記入力データをクロック入力とする複数のＤ型Ｆ／Ｆで構成されていることを特徴とする。

【００２５】

【発明の実施の形態】図１は、本発明の第１の実施の形態を示すブロック図である。 実施例ではクロック相数を４、データ伝送速度を１０Ｇｂ／ｓとしている。 本実施の形態のビット同期回路１は、多相クロック発生回路２、位相比較器３、識別回路４、多数決位相決定回路５、データ選択回路６、１／２クロック分周回路７、保持回路８、遅延回路９から構成される。

【００２６】図２〜図８は、それぞれ図１における、多相クロック発生回路２、位相比較器３、識別回路４、多数決位相決定回路５、データ選択回路６、保持回路８、
遅延回路９の構成例を示すブロック図である。 また、図９〜１０は本実施の形態におけるタイミングチャートを表す図である。

【００２７】多相クロック発生回路２は図２の２００に示すように、リング発振器２０１、位相検出器２０２、
低域通過フィルタ２０３によって構成され、入力した１
０ＧＨｚ参照クロック（Ref.CLK）に同期し、位相が９
０度づつずれた４相のクロックＰＨ１、ＰＨ２、ＰＨ
３、ＰＨ４を出力する位相同期ループ（ＰＬＬ）回路である。

【００２８】ＰＨ１とＰＨ３の位相差は１８０度なので、ＰＨ３はＰＨ１の反転である。 ＰＨ２とＰＨ４についても同様である。 従って、ＰＨ１とＤＡＴＡとの位相比較と、ＰＨ２とＤＡＴＡの位相比較を行えば十分なので、位相比較器３はＤＡＴＡとＰＨ１、ＤＡＴＡとＰＨ
２の位相比較を行う構成となっている。 すなわち、多相クロック発生回路２が２Ｎ相（Ｎは正の整数）のクロックを出力する回路の場合には、２Ｎ相のうち所定のＮ相の位相をデータと比較すれば最適なデータ識別位相を決定することができる。

【００２９】位相位相比較器３は図３の３００に示すように、Ｄ型フリップフロップ（Ｆ／Ｆ）３０１、３０２
のデータ入力にそれぞれ多相クロック発生回路２の出力のうち位相１（ＰＨ１）、位相２（ＰＨ２）のクロックを入力し、クロック入力にＤＡＴＡを入力する。 クロックＰＨ１とＤＡＴＡ、クロックＰＨ２とＤＡＴＡの位相比較を行い、ＤＡＴＡの立ち上がりに対してそれぞれのクロックが進んでいれば“１”、遅れていれば“０”をＰＤ１、２に出力する。

【００３０】識別回路４は図４の４００に示すように、
Ｄ型Ｆ／Ｆ４０１〜４０４のデータ入力にＤＡＴＡを入力し、クロック入力にそれぞれクロック発生回路２の出力である４種類の位相のクロック（ＰＨ１〜ＰＨ４）を入力して、それぞれのクロックによってＤＡＴＡを識別し、識別データをそれぞれＱ１〜Ｑ４に出力する。 ここで用いているＤ型Ｆ／Ｆの位相余裕は１８０度以上あるので、４位相のクロックのどれかで正確にＤＡＴＡを識別することができる。

【００３１】多数決位相決定回路５は図５の５００に示すように、ＰＤ１出力の時系列の多数決を行い選択出力Ｓ'１を出力するブロック５１０と、ＰＤ２出力の時系列の多数決を行い選択出力Ｓ'２を出力するブロック５
２０と、ブロック５１０、ブロック５２０の結果Ｓ'
１、Ｓ'２の排他的論理和をとって選択出力Ｓ'３を出力するＥＸ−ＯＲ５０８によって構成される。 ブロック５１０とブロック５２０は同じ構成なので、ブロック５
１０の構成についてのみ説明する。

【００３２】この例では、３ビットの多数決をとる構成となっている。 ブロック５１０は、１／２クロックで動作する３個のＦ／Ｆ５１１、５１２、５１３による三段シフトレジスタと３ビット多数決論理回路５０１から構成される。 ３ビット多数決回路５０１は、Ｆ／Ｆ５１１
出力ＳＲ１１とＦ／Ｆ５１３出力ＳＲ１３のＡＮＤをとるゲート５１４、Ｆ／Ｆ５１２出力ＳＲ１２とＦ／Ｆ５
１３出力ＳＲ１３のＡＮＤをとるゲート５１５、Ｆ／Ｆ
５１１出力ＳＲ１１とＦ／Ｆ５１２出力ＳＲ１２のＡＮ
Ｄをとるゲート５１６、及びＡＮＤゲート５１４、５１
５、５１６のＯＲをとるゲート５１７から構成されている。

【００３３】次に図９〜図１０のタイムチャートを参照して本実施の形態の動作を説明する。 図９のように、入力データ（ＤＡＴＡ）が近傍のタイミングで立ち上がる場合には、入力データを識別する最適クロック位置は入力データのタイムスロットのほぼ真ん中（入力データの互いに隣接するレベル遷移タイミングの略中央部）で立ち上がるクロックＰＨ３である。 このとき位相比較器３では、のタイミングでクロックＰＨ１とＰＨ２が入力データと位相比較されるので、その出力ＰＤ１は“１”ＰＤ２は“０”となる。

【００３４】この出力ＰＤ１、ＰＤ２が多数決位相決定回路５（図５）に入力すると、それぞれブロック５１
０、５２０のシフトレジスタに受け渡され、ＳＲ１１からＳＲ１３の出力は全て“１”、ＳＲ２１からＳＲ２３
の出力は全て“０”となるので、それぞれの３ビットシフトレジスタ各段の出力の多数決をとったＳ'１は“１”、Ｓ'２は“０”となる。 従って、Ｓ'１とＳ'
２のＥＸ−ＯＲ出力Ｓ'３は“１”となる。

【００３５】このＳ'１、Ｓ'２、Ｓ'３は、保持回路８（図７）において制御信号ＢＳＥＮが“１”となったとき保持され、選択信号Ｓ１、Ｓ２、Ｓ３が出力される。 選択信号Ｓ１、Ｓ２、Ｓ３によってデータ選択回路６（図６）は、識別回路４の出力Ｑ１〜Ｑ４の内の一つを選択する。 この例ではＳ１が“１”、Ｓ２が“０”、
Ｓ３が“１”なので、ＤＡＴＡタイムスロットのほぼ真ん中で立ち上がるクロックＰＨ３で識別されたＱ３が選択される。

【００３６】同様にして、図９において入力データが、、の各タイミングで立ち上がる場合の位相比較器３の出力（ＰＤ１、ＰＤ２）はそれぞれ（“１”、
“１”）、（“０”、“１”）、（“０”、“０”）となる。 従って、選択信号（Ｓ１、Ｓ２、Ｓ３）はそれぞれ（“１”、“１”、“０”）、（“０”、“１”、
“１”）、（“０”、“０”、“０”）となり、識別回路からはそれぞれＱ４、Ｑ１、Ｑ２が選択される。

【００３７】また、Ｑ１〜Ｑ４のどの出力が選択されても遅延回路９（図８）により、出力データの遷移タイミングは一定となるようにされている。

【００３８】次に、ジッタの影響により位相比較器から誤った信号が出力された場合の本発明の動作を図１０のタイミングチャートを参照して説明する。 なお、図１０
では、ＤＡＴＡを識別する最適クロック位相はＤＡＴＡ
タイムスロットのほぼ真ん中で立ち上がるＰＨ３が選択される場合を示している。

【００３９】ＤＡＴＡとＰＨ１を位相比較した位相比較器３（図３）の出力ＰＤ１は図１０に示すように通常は“１”であるが、ＤＡＴＡとＰＨ１の立ち上がりが近くＤＡＴＡのジッタの影響によって“０”となる瞬間が存在する。

【００４０】このＰＤ１出力を多数決位相決定回路５
（図５）に入力すると、ブロック５１０のシフトレジスタに受け渡され、各段の波形はＳＲ１１からＳＲ１３に示すようなものとなり、この３ビットシフトレジスタ各段の出力の多数決をとったＳ'１は“１”となる。

【００４１】ＤＡＴＡとＰＨ２のエッジは近接しておらず、ＤＡＴＡとＰＨ２を位相比較した位相比較器３出力ＰＤ２はこの例では“０”であり、多数決回路の出力Ｓ'２も“０”となり、Ｓ'１とＳ'２のＥＸ−ＯＲ出力Ｓ'３は“１”となる。 従って、選択信号（Ｓ１、Ｓ
２、Ｓ３）は、（“１”、“０”、“１”）となり、正常な選択信号が出力される。

【００４２】このように、多数決位相決定回路を設けることにより、ジッタ等による位相比較器の瞬間的な誤り判定を吸収することができ、ジッタあるいはＳＮＲの劣化等による同期誤りを防止することができる。

【００４３】光スイッチの切り替えなどによって、新たな位相のパケット（ＤＡＴＡ）を受信する場合は、外部制御信号ＢＳＥＮを一度“０”にして、新たな位相において３ビットの多数決が有効となるようにＤＡＴＡの立ち上がりを３つ以上受信した後にＢＳＥＮを“１”にして、パケット受信中保持すればビット同期を確立することができる。

【００４４】図１１は、本発明の第２の実施の形態を示すブロック図である。 実施例ではクロック相数を４、データ伝送速度を１０Ｇｂ／ｓとしている。 本実施の形態のビット同期回路１１は、多相クロック発生回路１２、
位相比較器１３、識別回路１４、多数決位相決定回路１
５、データ選択回路１６、遅延回路１９から構成される。

【００４５】図１２〜図１４は、それぞれ図１１における、多相クロック発生回路１２、識別回路１４、遅延回路１９の構成例を示すブロック図である。 また、図１５
は本実施の形態のタイミングチャートを表す図である。

【００４６】多相クロック発生回路１２は図１２の２１
０に示すように、バッファ２１１、２１２と２５ｐｓ
（１０ＧＨｚで９０度に相当）の遅延回路２１３によって構成され、位相が９０度づつずれた４相のクロックを出力する回路である。 位相比較器１３、多数決位相決定回路１５、データ選択回路１６は第１の実施の形態と同じ構成である。

【００４７】識別回路１４は図１３のように、三段ラッチのMaster-Slave-Master型Ｆ／Ｆ４１１、４１３、通常の二段ラッチのMaster-Slave型Ｆ／Ｆ４１２、４１４
から構成され、Ｆ／Ｆ４１１の出力タイミングとＦ／Ｆ
４１２の出力タイミングは同じである。 同様に、Ｆ／Ｆ
４１３の出力タイミングとＦ／Ｆ４１４の出力タイミングは同じである。

【００４８】遅延回路１９は図１４の９１０に示すように、９０度の遅延９１１と９１２がＱ１とＱ３出力に接続されている。 従ってこれらの識別回路と遅延回路の組み合わせによってＱ'１〜Ｑ'４は同じ出力タイミングとなっている。 多数決位相決定回路は、外部からの制御信号ＢＳＥＮによって動作しているが内部の動作は第１
の実施の形態と同じである。

【００４９】図１５に示すように、ＢＳＥＮに１／２クロック相当のパルス５ビットの後に“１”が続くような信号を入力するとＤＡＴＡタイムスロットのほぼ真ん中で立ち上がるクロックＰＨ３で識別されたＱ３が選択出力され、ＢＳＥＮが“１”の間Ｑ３を出力し続けることがわかる。

【００５０】光スイッチの切り替えなどによって、新たな位相のパケット（ＤＡＴＡ）を受信する場合は、外部信号ＢＳＥＮを一度“０”にして、新たな位相において３ビットの多数決が有効となるようにＢＳＥＮに３ビット以上のパルスの後にパケット受信中“１”が続くような信号を入力すれば良い。

【００５１】上記説明では、クロック相数を４としたがこれは２相以上の任意の相数とすることができる。 またデータ速度も１０Ｇｂ／ｓとしたが、１Ｇｂ／ｓでも５
Ｇｂ／ｓでも問題ない。 多数決を行うビット数も５ビットでも構わない。 分周クロックも１／２でなくても１／
４でも良い。 このように上記構成において上記機能を満たす限り、使用する相数や速度は自由であり上記説明が本発明を限定するものではない。

【００５２】

【発明の効果】本発明によれば、小型・低価格で、Ｇｂ
／ｓ以上の高速領域で動作し、１０ｂｉｔ以内の同期が可能でかつジッタ抑圧効果がありかつＳＮＲが劣化した信号に対しても同期誤りを防ぐビット同期回路を実現することが可能となり、光空間スイッチを用いた大容量光インタコネクションネットワークが実現可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図である。

【図２】図１における多相クロック発生回路の構成を示すブロック図である。

【図３】図１における位相比較器の構成を示すブロック図である。

【図４】図１における識別回路の構成を示すブロック図である。

【図５】図１における多数決位相決定回路の構成を示すブロック図である。

【図６】図１におけるデータ選択回路の構成を示すブロック図である。

【図７】図１における保持回路の構成を示すブロック図である。

【図８】図１における遅延回路の構成を示すブロック図である。

【図９】第１の実施の形態の動作を説明するためのタイムチャートである。

【図１０】第１の実施の形態の動作を説明するためのタイムチャートである。

【図１１】本発明の第２の実施の形態を示すブロック図である。

【図１２】図１１における多相クロック発生回路の構成を示すブロック図である。

【図１３】図１１における識別回路の構成を示すブロック図である。

【図１４】図１１における遅延回路の構成を示すブロック図である。

【図１５】第２の実施の形態の動作を説明するためのタイムチャートである。

【符号の説明】

１、１１ ビット同期回路 ２、１２、２００、２１０ 多相クロック発生回路 ２０１ リング発振器 ２０２ 位相検出器 ２０３ 低域通過フィルタ ２１１、２１２ バッファ ２１３ 遅延回路 ３、１３、３００ 位相比較器 ３０１、３０２ Ｄ型Ｆ／Ｆ ４、１４、４００、４１０ 識別回路 ４０１、４０２、４０３、４０４ Ｄ型Ｆ／Ｆ ４１１、４１３ Master-Slave-MasterＤ型Ｆ／Ｆ ４１２、４１４ Master-SlaveＤ型Ｆ／Ｆ ５、１５、５００ 多数決位相決定回路 ５０１、５０２ 多数決論理回路 ５１０、５２０ 回路ブロック ５１１、５１２、５１３、５２１、５２２、５２３ シフトレジスタＦ／Ｆ ５１４、５１５、５１６、５２４、５２５、５２６ Ａ
ＮＤゲート ５１７、５２７ ３入力ＯＲゲート ５０８ ＥＸ−ＯＲゲート ６、１６、６００ データ選択回路 ６０１、６０２、６０３ ２：１セレクタ ７ １／２クロック分周回路 ８ 保持回路 ９、１９、９００、９１０ 遅延回路