【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に係り、
より詳細には、ばらつきのある発振出力の周波数を所定範囲内に制限するようにしたＰＬＬ（位相ロックループ）回路に関する。

【０００２】

【従来の技術】従来における典型的なＰＬＬ回路を図５
に示す。 同図は基準信号としての水平同期信号Shに同期した所要周波数foのクロック信号Soを発生するものとした例である。 また、映像ソースの多様化に対処するため上記水平同期信号Shとしては、その周波数が１５ＫＨｚ
台（テレビ信号等の15.734KHz ）の信号の他、パソコン信号における31.468KHz （VGA ）〜75.0KHz （UXGA）等の各種周波数の信号を対称にする。 分周器54はＶＣＯ
（電圧制御発振器）53が出力するクロック信号Soを所定の分周比で分周し、位相比較器51へ帰還する。 同位相比較器51は基準信号である水平同期信号Shと分周器54より帰還された信号とを位相比較し、同比較データを出力する。 同比較データをＬＰＦ52で制御信号化し、同制御信号でＶＣＯ53の発振周波数を制御する。 これにより、Ｖ
ＣＯ53からは水平同期信号Shに同期した高精度のクロック信号Soが出力されることとなる。

【０００３】

【発明が解決しようとする課題】しかしながら、高精度なＰＬＬ回路であっても各ＰＬＬ回路間（装置間）でその出力信号周波数にばらつきが生じる。 特に、前記のように各種周波数の水平同期信号を対称にする場合はなおさらである。 即ち、設計中心周波数をfoとした場合、同
foを中心として上側周波数と下側周波数とのある幅でばらつく。 この周波数ばらつきは主にＶＣＯの発振範囲のばらつきに起因する。 この周波数ばらつきがＰＬＬ回路の後段回路に悪影響を及ぼす場合がある。 例えば後段回路の動作周波数の定格を超える場合である。 また、上記とは別に、入力水平同期信号の周波数によってはＶＣＯ
の安定発振範囲を超え、発振不可となる場合、または安定発振範囲の限界点近傍で発振する場合があり、これを回避するためにＰＬＬ回路の発振範囲を極力一律に揃えることが求められる場合もある。 このためには、ＶＣＯ
発振周波数がある定めた範囲を超える場合には発振周波数に制限をかける機能が必要となるが従来のＰＬＬ回路においてはそのような機能は設けられていなかった。 本発明はこのような点に鑑みてなされたものであり、ＶＣ
Ｏ発振周波数がある定めた限界を超える場合には発振周波数に制限をかけるようにしたＰＬＬ回路を提供することを目的としたものである。

【０００４】

【課題を解決するための手段】本発明は、基準信号と分周器よりの帰還信号とを位相比較する位相比較器と、前記位相比較器よりの信号を制御電圧化するローパスフィルタと、前記ローパスフィルタよりの制御電圧により制御されて所要周波数の信号を発振する電圧制御発振器と、前記電圧制御発振器よりの発振信号の周波数を分周して前記位相比較器へ信号帰還する分周器と、前記電圧制御発振器が発振する信号の周波数が、予め定めた上限周波数又は下限周波数を超えないように前記分周器に対し分周比を設定する分周比設定手段とを備えてなるＰＬ
Ｌ回路を提供するものである。

【０００５】また、前記分周比設定手段を、基準信号周期計測用信号が入力され、同信号を用いて基準信号の周期を計測し、計測データを出力する基準信号周期計測部と、予め設定してなる上限周波数又は下限周波数と前記計測データとをもとに、前記電圧制御発振器の発振周波数、上限周波数に設定する分周比及び下限周波数に設定する分周比を算出する分周比算出部とで構成する。

【０００６】また、前記基準信号周期計測用信号の周波数を、前記基準信号の周波数より高い任意の周波数にする。

【０００７】また、前記基準信号周期計測部を、前記基準信号の立ち上がり又は立ち下がりのエッジを検出し、
検出信号を出力するエッジ検出部と、前記検出信号を遅延する遅延部と、前記遅延部よりの信号でクリアされ、
前記基準信号周期計測用信号のパルス数をカウントするカウンタと、前記基準信号の１周期ごとに前記カウンタよりのカウントデータを保持し、同保持したカウントデータを前記計測データとして出力するレジスタとで構成する。

【０００８】また、前記遅延部における遅延時間を、前記基準信号周期計測用信号の１周期より短い任意の時間に設定する。

【０００９】また、前記分周比算出部を、前記基準信号周期計測部よりの計測データを保持するレジスタと、基準信号周期計測用信号の周期に係るデータ、固定値「１」に係るデータ、分周比初期値に係るデータ、前記電圧制御発振器が発振する信号の上限周波数及び下限周波数に係るデータそれぞれを固定データとして予め格納してなる固定データ格納部と、前記計測データと前記固定データとをもとに前記電圧制御発振器の発振周波数、
前記上限周波数に設定する分周比及び前記下限周波数に設定する分周比それぞれを算出する算出手段と、前記算出手段で算出した電圧制御発振器の発振周波数を前記上限周波数及び下限周波数に係るデータと比較し、同比較に応じた信号を出力する比較手段と、前記固定データ格納部よりの分周比初期値に係るデータ、前記算出手段よりの上限周波数に設定する分周比及び下限周波数に設定する分周比に係るデータとが入力され、前記比較手段より出力された信号を切換信号としていずれかの分周比データを選択出力するセレクタとで構成し、前記比較手段における比較において、前記電圧制御発振器の発振周波数が、前記上限周波数及び下限周波数より高い場合には上限周波数に設定する分周比を選択し、前記上限周波数及び下限周波数より低い場合には下限周波数に設定する分周比を選択し、前記上限周波数より低く下限周波数より高い場合には分周比初期値を選択するように前記セレクタを前記比較手段が設定する。

【００１０】また、前記比較手段における比較において、前記電圧制御発振器の発振周波数が、前記上限周波数又は下限周波数と等しい場合には分周比初期値を選択するように前記セレクタを前記比較手段が設定する。

【００１１】また、前記固定データ格納部をレジスタで構成し、前記基準信号周期計測用信号の周期に係るデータ、分周比初期値に係るデータ、又は前記電圧制御発振器が発振する信号の上限周波数及び下限周波数に係るデータを書換え可能にしてもよい。

【００１２】また、前記算出手段を、前記レジスタよりの基準信号周期に係る計測データと前記固定データ格納部よりの基準信号周期計測用信号の周期に係るデータとを乗算する第１の乗算器と、前記第１の乗算器よりの乗算データで前記固定データ格納部よりの固定値「１」に係るデータを除算する除算器と、前記除算器よりの除算データと前記固定データ格納部よりの分周比初期値に係るデータとを乗算し、前記電圧制御発振器の発振周波数のデータとして出力する第２の乗算器と、前記第１の乗算器よりの乗算データと前記固定データ格納部よりの上限周波数に係るデータとを乗算し、前記上限周波数に設定する分周比のデータとして出力する第３の乗算器と、
前記第１の乗算器よりの乗算データと前記固定データ格納部よりの下限周波数に係るデータとを乗算し、前記下限周波数に設定する分周比のデータとして出力する第４
の乗算器とで構成する。

【００１３】また、前記比較手段を、前記算出手段で算出した電圧制御発振器の発振周波数を前記上限周波数に係るデータと比較し、同比較に応じた信号を出力する第１のコンパレータと、前記算出手段で算出した電圧制御発振器の発振周波数を前記下限周波数に係るデータと比較し、同比較に応じた信号を出力する第２のコンパレータとで構成する。

【００１４】また、前記分周器を、前記電圧制御発振器の発振周波数をカウントするカウンタと、前記カウントよりのカウントデータと前記分周比算出部よりの分周比のデータとが入力され、双方のデータ値が一致するときにデコード出力する第１のカウントデコーダと、前記分周比算出部よりの分周比のデータの値を２分の１に処理する２分の１処理部と、前記カウントよりのカウントデータと前記２分の１処理部よりのデータとが入力され、
双方のデータ値が一致するときにデコード出力する第２
のカウントデコーダと、前記第１のカウントデコーダのデコード出力でセットされ、前記第２のカウントデコーダのデコード出力でリセットされ、分周出力するフリップフロップとで構成する。

【００１５】

【発明の実施の形態】以下、発明の実施の形態を実施例にもとづき図面を参照して説明する。 図１は本発明によるＰＬＬ回路の一実施例を示す要部ブロック図であり、
前記図５と同様に、周波数を異にする各種水平同期信号
ShをＰＬＬ回路の基準信号とし、この同期信号Shに同期した所要周波数foの出力クロック信号Soを発生するものとした例である。 この図１をもとに本発明の基本動作について説明する。 図１において、１はＶＣＯ（電圧制御発振器）４が出力する周波数foの出力クロック信号Soを所要の分周比で分周する分周器、２は基準信号である周波数fhの水平同期信号Shと分周器１より帰還された信号とを位相比較し位相比較データを出力する位相比較器、
３は位相比較器２よりの位相比較データを制御信号化するＬＰＦ（ローパスフィルタ）、４はＬＰＦ３よりの制御信号で制御され、周波数foの出力クロック信号Soを発生するＶＣＯである。 上記分周器１〜ＶＣＯの各機能については、分周器１の分周比が可変である点を除き前記図５のそれらと同様である。

【００１６】また、５は周波数fmの水平周期計測用クロック信号Sm（基準信号周期計測用信号）を用いて水平同期信号Shの周期を計測し計測値Ａ（計測データ）を出力する水平周期計測部（基準信号周期計測部）である。 ここで、周波数fmは、「fm＞水平周波数fh」の関係を有する任意周波数である。 また、６は水平周期計測部５で計測した計測値Ａをもとに分周比Ｎを算出し、同分周比Ｎ
に前記分周器１を設定する分周比算出部である。 なお、
上記水平周期計測部（基準信号周期計測部）及び分周比算出部とが分周比設定手段を形成する。 本発明の動作を簡潔に説明すれば、水平周期計測用クロック信号Smを用いて水平同期信号Shの水平周期を計測し（計測値Ａ）
（水平周期計測部５）、同計測値Ａをもとに、出力クロック信号Soのばらつきの上限周波数fuに設定する分周比Ｎ＝Nuと、下限周波数flに設定する分周比Ｎ＝Nlとをそれぞれ算出し（分周比算出部６）、同算出したNu又はNl
を分周比の可変範囲として制限し（分周器１）、出力クロック信号Soの上限周波数をfu、下限周波数をflにそれぞれ制限するものである。

【００１７】以下、具体的に説明する。 水平同期信号Sh
（基準信号）の周波数fhは、水平周期計測用クロック信号Smの周波数をfm、水平周期計測値をＡとすれば下記（１）式となる。 周波数fh＝１／（Ａ／fm） ………（１） なお、「１／fm」は水平周期計測用クロック信号Smの周期となる。 従って、ＶＣＯ４よりの出力クロック信号So
の周波数foは分周器１の分周比をＮとすれば下記（２）
式となる。 周波数fo＝fh×Ｎ＝｛１／（Ａ／fm）｝×Ｎ ………（２） ここで、出力クロック信号Soの上限周波数をfu、下限周波数をflとし、これらfu又はflに設定する分周器１の分周比ＮをそれぞれNu又はNlとすれば、上限周波数fu又は下限周波数flはそれぞれ上記（２）式から以下のように表せる。 周波数fo＝fu＝｛１／（Ａ／fm）｝×Nu ………（３） 周波数fo＝fl＝｛１／（Ａ／fm）｝×Nl ………（４） （３）式から、Nu＝（Ａ／fm）×fu ………………（５） （４）式から、Nl＝（Ａ／fm）×fl ………………（６） また、fl＜fo＜fu、又はfl≦fo＜fu、又はfl＜fo≦fuの各範囲については下記に設定するものとする。 分周比Ｎ＝No（初期値） ………………（７）

【００１８】上記（５）（６）（７）の算出式又は条件式を分周比算出部６に設けておき、これらにもとづき分周比Ｎを算出する。 また、上限周波数fu及び下限周波数
flについても予め定めておき、これらデータを分周比算出部６に格納しておく。 分周比算出部６は予め定めた時間ごとに水平周期計測部５より水平周期計測値Ａを読み込み、上記より算出したいずれかの分周比Ｎを分周器１
に対して設定する。 これにより、いずれの装置のＰＬＬ
回路における出力クロック信号Soの周波数foは上限周波数fuから下限周波数flの範囲に制限されることとなる。

【００１９】次に、前記図１の水平周期計測部５について図２をもとに説明する。 図２は水平周期計測部５の具体的構成例を示す要部ブロック図である。 同図において、エッジ検出部11において入力される水平同期信号Sh
（パルス信号）の立ち上がり又は立ち下がりが検出し、
エッジ検出信号を遅延部12及びレジスタ14へ送出する。
また、水平周期計測用クロック信号Sm（周波数fm）がカウンタ13に入力する。 このクロック信号Smの周波数fmは前記のように水平同期信号Shの周波数fhより十分高く設定してある（fm＞fh）。 前記遅延部12の遅延時間はこのクロック信号Smの１クロック以内（数ｎｓ）の時間に設定する。 この遅延により、レジスタ14のデータ保持とカウンタ13のクリア（CLR ）とが同タイミングとなることを防止している。 即ち、レジスタ14にデータ保持させた後にカウンタ13をクリアするようにしている。

【００２０】遅延部12を経たエッジ検出信号はカウンタ
13のクリア（CLR ）端子に入力し、同カウンタ13をクリアしてクロック信号Smのパルス数カウントを開始する。
エッジ検出部11において次のエッジが検出され、そのエッジ検出信号が遅延部12を経てカウンタ13に入力すると同カウンタ13はクリアされる。 この最初のクリアと次のクリアとの間のパルスカウント数が水平周期の１周期を示し、計測値Ａとなる。 上記計測値Ａはエッジ検出部11
よりのエッジ検出信号をクロック（CLK ）として１水平周期ごとにレジスタ14に保持更新され、水平周期計測値Ａとして分周比算出部６へ送出される。

【００２１】次に、前記図１の分周比算出部６について図３をもとに説明する。 図３は分周比算出部６の具体的構成例を示す要部ブロック図である。 同図において、前記水平周期計測部５で計測された水平周期計測値Ａがレジスタ21に入力し、一旦データ保持後、第１の乗算器22
へ送出される。 一方、第１の固定データ格納部23には水平周期計測用クロック信号Smの周期を示す「１／fm」、
第２の固定データ格納部24には定数「１」、第３の固定データ格納部25には分周比初期値「No」がそれぞれ固定データとして格納されている。 第１の乗算器22においては、レジスタ21よりの計測値Ａと第１の固定データ格納部23よりの「１／fm」とを乗算する。 上記乗算により、
第１の乗算器22からは「Ａ／fm」のデータが出力される。

【００２２】次いで除算器26において、第２の固定データ格納部24よりのデータ「１」を分子とし、第１の乗算器22からのデータ「Ａ／fm」を分母とした除算を行う。
上記除算により、除算器26からは前記（１）式の水平同期信号周波数fhを示す「１／（Ａ／fm）」のデータが出力される。 次いで第２の乗算器27において、第３の固定データ格納部25よりのデータ「No」と除算器26よりのデータ「１／（Ａ／fm）」とを乗算する。 上記乗算により、第２の乗算器27からは前記（２）式のＮ＝Noとした出力クロック信号Soの周波数foを示す「｛１／（Ａ／f
m）｝×No」のデータが出力される。 また、第４の固定データ格納部28にはＶＣＯ４が発振する「上限周波数f
u」、第５の固定データ格納部29には同・「下限周波数f
l」がそれぞれ固定データとして格納されている。

【００２３】第３の乗算器30においては、第１の乗算器
22よりのデータ「Ａ／fm」と第４の固定データ格納部28
よりのデータ「上限周波数fu」とを乗算する。 上記乗算により、第３の乗算器30からは前記（５）式の上限周波数fuに設定する分周比Nuを示す「（Ａ／fm）×fu」のデータが出力される。 また、第４の乗算器31においては、
第１の乗算器22よりのデータ「Ａ／fm」と第５の固定データ格納部29よりのデータ「下限周波数fl」とを乗算する。 上記乗算により、第４の乗算器31からは前記（６）
式の下限周波数flに設定する分周比Nlを示す「（Ａ／f
m）×fl」のデータが出力される。 また、第１のコンパレータ32において第４の固定データ格納部28よりのデータ「fu」（データ値ａと記す）と第２の乗算器27よりの前記周波数foを示すデータ「｛１／（Ａ／fm）｝×No」
（データ値ｂと記す）とを比較する。 また、第２のコンパレータ33において第５の固定データ格納部29よりのデータ「fl」（データ値ａと記す）と第２の乗算器27よりの前記データ値ｂとを比較する。

【００２４】上記双方のコンパレータとも「データ値ａ
＞データ値ｂ」のときには例えばローレベル（Lo）を出力し、「データ値ａ＜データ値ｂ」又は「データ値ａ≦
データ値ｂ」のときにはハイレベル（Hi）を出力するように設定しておく。 これらコンパレータ出力を切換信号（SEL1、SEL2）としてセレクタ34へ送出する。 同セレクタ34には前記第３の乗算器30よりのデータ（Nuと記す）、前記第４の乗算器31よりのデータ（Nlと記す）及び第３の固定データ格納部25よりのデータ（Noと記す）
とが入力し、前記切換信号（SEL1、SEL2）によりいずれかを分周比Ｎとして選択出力する。 この選択の態様として、SEL1及びSEL2の双方が例えばHiのときにはNuを出力し、SEL1及びSEL2の双方がLoのときにはNlを出力し、SE
L1がHiでSEL2がLoのとき、又はSEL1がLoでSEL2がHiのときにはNoを出力する。 以上により、所要の分周比Ｎが出力されることとなる。 なお、上記において第１の固定データ格納部23から第５の固定データ格納部29の五つの格納部が固定データ格納部となり、第１の乗算器22から第４の乗算器31及び除算器26とが算出手段を形成し、第１
のコンパレータ32及び第２のコンパレータ33とで比較手段を形成する。 また、第１の固定データ格納部23、第３
の固定データ格納部25、第４の固定データ格納部28、又は第５の固定データ格納部29をそれぞれレジスタで構成し、格納するデータを書換え可能にしてもよい。

【００２５】次に、前記図１の分周器１について図４をもとに説明する。 図４（Ａ）は分周器１の具体的構成例を示す要部ブロック図、同図（Ｂ）はタイミングチャートである。 同図において、カウンタ41はＶＣＯ４よりクロック（CLK ）端子に入力する出力クロック信号Soをカウントし、そのカウントデータをＮカウントデコーダ42
（第１のカウントデコーダ）へ送出する。 このＮカウントデコーダ42には分周比算出部６よりの分周比Ｎ（Nu〜
Nl）のデータが入力し、同分周比Ｎのデータ値と前記カウンタ41よりのカウントデータ値とが一致したときデコード出力（パルス出力）する。 （Ｂ）図のにこのＮカウントデコーダ42の出力を示す。 上記（Ｂ）図の信号でカウンタ41はクリア（CLR ）され、新たに前記カウントを開始する。

【００２６】一方、前記分周比Ｎのデータは１／２処理部43へも入力し、同処理部43は分周比Ｎのデータの値を１／２にし、同１／２にしたデータを後段のＮ／２カウントデコーダ44（第２のカウントデコーダ）へ送出する。 このＮ／２カウントデコーダ44にはカウンタ41よりの前記カウントデータも入力し、同カウントデータ値と前記１／２処理部43よりのデータ値とが一致したときデコード出力（パルス出力）する。 （Ｂ）図のにこのＮ
／２カウントデコーダ44の出力を示す。 フリップフロップ45はＮカウントデコーダ42の出力でセット（Ｓ）され、Ｎ／２カウントデコーダ44の出力でリセット（Ｒ）
される。 これにより、フリップフロップ45からは出力クロック信号Soを分周比Ｎ（Nu〜Nl）で分周した信号が出力される。 （Ｂ）図のにこのフリップフロップ45の出力を示す。

【００２７】

【発明の効果】以上説明したように本発明によれば、周波数を異にする各種水平同期信号を基準信号としてクロック信号を発生するＰＬＬ回路において、発生周波数ばらつきの上限側及び下限側を制限することができる。 これにより、回路動作周波数定格が定められているＰＬＬ
回路の後段回路を保護することとなる他、発振範囲ばらつきによりＶＣＯが発振不可となるという事態を回避できることとなる。 このように、本発明は周波数を異にする各種水平同期信号を基準信号として所要周波数のクロック信号等を派生するＰＬＬ回路の性能向上に寄与しうるものである。

【図面の簡単な説明】

【図１】本発明によるＰＬＬ回路の一実施例を示す要部ブロック図である。

【図２】図１の水平周期計測部５の具体的構成例を示す要部ブロック図である。

【図３】図１の分周比算出部６の具体的構成例を示す要部ブロック図である。

【図４】（Ａ）は図１の分周器１の具体的構成例を示す要部ブロック図、（Ｂ）はタイミングチャートである。

【図５】従来のＰＬＬ回路の一例を示す要部ブロック図である。

【符号の説明】

１、54 分周器 ２、51 位相比較器 ３、52 ＬＰＦ ４、53 ＶＣＯ ５ 水平周期計測部 ６ 分周比算出部 11 エッジ検出部 12 遅延部 13、41 カウンタ 14、21 レジスタ 22、27、30、31 乗算器 26 除算器 23、24、25、28、29 固定データ格納部 32、33 コンパレータ 34 セレクタ 42、44 カウントデコーダ 43 １／２処理部 45 フリップフロップ Sh 水平同期信号 Sm 水平同期計測用クロック信号 So 出力クロック信号