【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ装置に係わり、特にパーソナルコンピューター等のアナログ映像信号を表示する、ディスプレイ装置として使用される液晶モニター装置にに関するものである。

【０００２】

【従来の技術】液晶ディスプレイ装置において、コンピュータ本体側から液晶ディスプレイ装置へ、映像信号をアナログ信号で転送するアナログインタフェースが広く用いられているが、液晶ディスプレイ装置はデジタル信号で駆動されるため、アナログ信号をデジタル信号に変換する必要がある。

【０００３】アナログ信号を映像出力をＡ／Ｄ変換する際、元画像のドットクロックと同一または整数倍の周波数で、かつ位相の合ったクロックを用いなければならない。

【０００４】通常アナログ映像信号においてはドットクロックは出力されないため、水平同期信号をＰＬＬにより逓倍してドットクロックを再生し、さらに発生したクロックを遅延回路を用いて位相を調整している。

【０００５】図１０を用いてより詳しく説明する。

【０００６】図１０において、（Ａ），（Ｄ）は理想的な信号波形、（Ｂ），（Ｅ）は実際の波形例、（Ｃ），
（Ｆ）はサンプリングのタイミングを表す。 なお、
（Ｄ），（Ｅ），（Ｆ）は高い周波数の映像信号の例である。

【０００７】アナログ映像信号が理想的な波形の場合、
例えば（Ａ）のような矩形波であれば、（ｃ１）〜（ｃ
５）の何れのタイミングでサンプリングを行っても同じ変換結果が得られる。 しかし実際には、（Ｂ）のように鈍った波形であるため、（ｃ３）〜（ｃ５）では正しい結果が得られるが、（ｃ１），（ｃ２）のタイミングでは、本来の値とは異なる結果となる。 さらに、映像信号の周波数が（Ｄ）の様に高くなると、周期が短くなるため、正しい結果が得られるのは（ｆ３）のみとなる。

【０００８】サンプリングタイミングが適切で無い場合、たとえば（ｃ２）等のタイミングの場合、Ａ／Ｄ変換後の値が本来より小さくなりまた、クロックジッター等によるサンプリングタイミングの変動の影響をうけやすくなるため、表示画像にノイズおよび滲み等が発生する。

【０００９】このように、アナログ映像信号をＡ／Ｄ変換する場合、サンプリング位相の調整が必要であり、また周波数が高くなるほど高い精度が要求される。 また、
調整を行う為には最低限クロック周期の１／２の変化幅が必要であり、周波数の低い映像信号の場合はクロック周期が長いため、広い変化幅が必要となる。

【００１０】従来、このＡ／Ｄ変換回路のサンプリングタイミングを調整するために、ＰＬＬ回路の前段、あるいは発振出力に遅延回路を挿入し、所定時間遅延させることで、サンプリング位相を調整していた。 しかしながら、従来の遅延回路では、１ステップ当たりの遅延時間および最大遅延時間は固定されていたため、可変範囲と調整精度を両立する事が困難であった。

【００１１】前記課題を解決するためのものとして、特開平１１−３０６５号公報に開示されているものがある。 このドットクロック再生装置について図８，図９を用いて説明する。

【００１２】図８は従来のドットクロック再生装置の構成図を示したものであり、８０はアナログ信号をデジタル信号に変換するＡＤＣ、８１はマイクロコンピューター等により構成され、入力水平同期周波数を判別し各種制御を行う判別部、８３は入力水平同期周波数を判別部８１により設定値で逓倍しサンプリングクロックを発生させるＰＬＬ回路、８２は時定数回路等により構成され、前期ＰＬＬ回路８３よりの出力クロックを前期判別部８１よりの制御信号により最大遅延量が制御され、設定された時間だけ遅延させる可変遅延回路である。 上記構成の動作について図９を用いて説明する。

【００１３】入力映像信号の水平同期信号は判別部８１
により周波数が検出され、その周波数に応じて、ＰＬＬ
回路８３の逓倍数を設定するとともに、可変遅延回路８
２の最大遅延量と遅延量を設定する。

【００１４】サンプリングクロックの周波数は入力水平同期周波数とＰＬＬ回路８３での逓倍数により算出可能であり、そのサンプリングクロック周波数に応じた最大遅延量を可変遅延回路８２に設定する。 例えば、図９
（Ａ）の様にサンプリングクロックが低い場合、図９
（Ｂ）の様に最大遅延量を大きく設定し、逆に図９
（Ｃ）の様にサンプリングクロックが高い場合は、図９
（Ｄ）の様に最大遅延量を小さくして、調整ステップを細かくしている。

【００１５】このように入力信号のドットクロック周波数に応じてサンプリング位相の最大遅延量を制御するため、入力信号によらず精度の良い位相調整が可能となっている。

【００１６】

【発明が解決しようとする課題】しかし、従来のドットクロック発生装置では、クロックラインに遅延回路を挿入しているため、高い周波数の信号を扱うために高価な部品が必要であり、またｎｓ単位の精度の良い位相制御を時定数回路により行っているため、複雑な回路を要していた。

【００１７】本発明は前記課題に鑑み、より安定して精度の良いサンプリング位相の調整を簡便かつ安価な回路で実現出来る、ドットクロック再生装置を提供するものである。

【００１８】

【課題を解決するための手段】前記課題を解決するために、本出願における請求項２に係わる発明では、ドットクロックの位相調整を、位相制御電圧をＶ−Ｉ変換回路を用いて直流電流とし、ＬＰＦ回路に加算することで行い、さらに判別部が検出された水平同期及び垂直同期周波数により前記Ｖ−Ｉ変換回路のゲインを制御し、ドットクロック周波数に因らず位相の調整ステップ最適にすることを特徴としたものである。

【００１９】また、本出願における請求項４に係わる発明では、ドットクロックの位相調整を、位相制御電圧をＶ−Ｉ変換回路もちいて直流電流とし、ＬＰＦ回路に加算することで行い、さらに判別部が検出された水平同期及び垂直同期周波数により位相比較器のチャージポンプ電流を制御することでドットクロック周波数に因らず位相の調整ステップ最適にすることを特徴としたものである。

【００２０】また、本出願における請求項６に係わる発明では、ドットクロックの位相調整を、位相制御電圧をＶ−Ｉ変換回路を用いて直流電流とし、ＬＰＦ回路に加算することで行い、さらに判別部が検出された水平同期及び垂直同期周波数により前記Ｖ−Ｉ変換回路のゲインと位相比較器のチャージポンプ電流の双方を制御することで、より広範囲の信号に対して、ドットクロック周波数に因らず位相の調整ステップ最適にすることを特徴としたものである。

【００２１】

【発明の実施の形態】本発明の請求項１に記載のドットクロック再生装置は、位相比較器、ローパスフィルター回路、電圧制御発振回路および分周回路により構成されるＰＬＬ回路を用いたドットクロック再生装置において、入力電圧値に比例した電流を出力する、電圧電流変換回路により制御電圧を電流に変換しその出力をＬＰＦ
回路に加算する事でドットクロックの位相調整を行い、
電圧電流変換回路の係数を入力映像信号のタイミングに応じて制御する事で、ドットクロックの位相調整ステップを入力映像信号によらず常に最適に保つ事を特長としたものである。

【００２２】本発明の請求項２に記載のドットクロック再生装置は、入力アナログ映像信号の水平同期周波数及び垂直同期周波数を検出し、それに応じて位相制御電圧と制御感度設定信号と分周比設定信号を出力する判別部と、電圧制御により発振周波数を可変出来るＶＣＯと、
前記ＶＣＯの出力を前記判別部よりの分周比設定信号により設定された値で分周を行う分周回路と、水平同期信号と前記分周回路よりの出力を比較し位相差に相当するパルスを出力する位相比較器と、前記判別部よりの位相制御電圧を制御感度設定信号により設定された比率で電流に変換して出力するＶ−Ｉ変換回路と、前記位相比較器の出力とＶ−Ｉ変換回路の出力を加算する加算器と、
前記加算器の出力を積分し前記ＶＣＯ回路に出力するＬ
ＰＦ回路と、前記アナログ映像信号を前記ＶＣＯ回路の出力クロックのタイミングでアナログ・デジタル変換を行うＡＤＣを備えた事を特徴とするものである。

【００２３】本発明の請求項３に記載のドットクロック再生装置は、位相比較器、ローパスフィルター回路、電圧制御発振回路および分周回路により構成されるＰＬＬ
回路を用いたドットクロック再生装置において、入力電圧値に比例した電流を出力する電圧電流変換回路により制御電圧を電流に変換しその出力をＬＰＦ回路に加算する事でドットクロックの位相調整を行い、位相比較器のチャージポンプ電流を入力映像信号のタイミングに応じて制御する事で、ドットクロックの位相調整ステップを入力映像信号によらず常に最適に保つ事を特長としたものである。

【００２４】本発明の請求項４に記載のドットクロック再生装置は、入力アナログ映像信号の水平同期周波数及び垂直同期周波数を検出し、それに応じて位相制御電圧とチャージポンプ電流設定信号と分周比設定信号を出力する判別部と、電圧制御により発振周波数を可変出来るＶＣＯと、前記ＶＣＯの出力を前記判別部よりの分周比設定信号により設定された値で分周を行う分周回路と、
水平同期信号と前記分周回路よりの出力の位相差に応じたパルスを前記制御部より出力されたチャージポンプ電流設定信号に相当する電流値で出力する位相比較器と、
前記判別部よりの位相制御電圧を電流に変換して出力するＶ−Ｉ変換回路と、前記位相比較器の出力とＶ−Ｉ変換回路の出力を加算する加算器と、前記加算器の出力を積分し前記ＶＣＯ回路に出力するＬＰＦ回路と、前記アナログ映像信号を前記ＶＣＯ回路の出力クロックのタイミングでアナログ・デジタル変換を行うＡＤＣを備えた事を特徴としたものである。

【００２５】本発明の請求項５に記載のドットクロック再生装置は、位相比較器、ローパスフィルター回路、電圧制御発振回路および分周回路により構成されるＰＬＬ
回路を用いたドットクロック再生装置において、入力電圧値に比例した電流を出力する電圧電流変換回路により制御電圧を電流に変換しその出力をＬＰＦ回路に加算する事でドットクロックの位相調整を行い、前記電圧電流変換回路の係数および前記位相比較器のチャージポンプ電流を入力映像信号のタイミングに応じて制御する事で、ドットクロックの位相調整ステップを入力映像信号によらず常に最適に保つ事を特長としたものである。

【００２６】本発明の請求項６に記載のドットクロック再生装置は、入力アナログ映像信号の水平同期周波数及び垂直同期周波数を検出し、それに応じて位相制御電圧とチャージポンプ電流設定信号と分周比設定信号を出力する判別部と、電圧制御により発振周波数を可変出来るＶＣＯと、前記ＶＣＯの出力を前記判別部よりの分周比設定信号により設定された値で分周を行う分周回路と、
水平同期信号と前記分周回路よりの出力の位相差に応じたパルスを前記制御部より出力されたチャージポンプ電流設定信号に相当する電流値で出力する位相比較器と、
前記判別部よりの位相制御電圧を制御感度設定信号により設定された比率で電流に変換して出力するＶ−Ｉ変換回路と、前記位相比較器の出力とＶ−Ｉ変換回路の出力を加算する加算器と、前記加算器の出力を積分し前記Ｖ
ＣＯ回路に出力するＬＰＦ回路と、前記アナログ映像信号を前記ＶＣＯ回路の出力クロックのタイミングでアナログ・デジタル変換を行うＡＤＣを備えた事を特徴としたものである。 以下に、本発明の一実施の形態について図１から図３までを用いて説明する。

【００２７】（実施の形態１）図１において、２は入力映像信号の水平同期周波数および垂直同期周波数を判別し、それに応じて位相制御電圧と制御感度設定信号と分周比設定信号を出力する判別部、５は電圧制御により発振周波数を可変出来るＶＣＯ回路、７は前記ＶＣＯ５の出力を前記判別部２よりの分周比設定信号により設定された値で分周を行う分周回路、１は水平同期信号と前記分周回路７よりの出力を比較し位相差に相当するパルス電流を出力する位相比較器、６は前記判別部２よりの位相制御電圧を制御感度設定信号により設定された比率で電流に変換して出力するＶ−Ｉ変換回路、３は前記位相比較器１の出力電流とＶ−Ｉ変換回路６の出力電流を加算する加算器、４は前記加算器３の出力を積分し前記Ｖ
ＣＯ回路５に出力するＬＰＦ回路、８はアナログ映像信号を前記ＶＣＯ回路５の出力クロックタイミングでアナログ・デジタル変換を行うＡＤＣである。

【００２８】上記構成の動作について、図２及び図３の動作波形を用いて説明する。 最初に、判別部２が位相制御電圧として０を出力し、Ｖ−Ｉ変換回路６の出力電流（ｉ２）が０の場合の動作を図示する。 ＰＬＬが安定状態の時、ＶＣＯ５の出力周波数は一定となっているためＬＰＦ４の出力も一定である。 このことはＰＬＬが安定状態の時はＬＰＦ４に入力される電流、つまり加算器３
の出力の平均値が０となる事をしめす。 よって、ＰＬＬ
が定常状態では、ｉ１＋ｉ２＝０の関係が常に成り立つ。 この場合のｉ２は０であるため、ｉ１も０となり位相比較器７に入力されるパルスの位相が等しい事をしめす。 この時の水平同期信号を図２（Ａ）、分周回路７の出力を図２（Ｂ）、加算器３の出力を図２（Ｃ）に示す。 次に判別部２が位相を制御した場合についての動作を図示する。

【００２９】ｉ２を０ではなくある電流値に設定した場合の動作を次にしめす。

【００３０】図２（Ｄ）は水平同期信号、図２（Ｅ）は分周回路７の出力、図２（Ｆ）は位相比較器７の出力、
図２（Ｇ）はこの時のＶ−Ｉ変換回路６の出力電流、図２（Ｈ）は加算器３の出力である。 ループ外よりある一定電流（ｉ２）を加えた場合であっても、ＰＬＬが定常状態であれば、ｉ１＋ｉ２＝０が成り立つので、ＰＬＬ
が定常状態の場合は位相比較器１の出力電流の平均値は−ｉ２となる。

【００３１】このことは位相比較器１に入力されるパルスが位相差を持つということであり、結果として図２
（Ｄ），図２（Ｅ）の様にｔ１だけずれた状態で安定する。 分周器７の出力はＶＣＯ５の出力を分周したものであるから、ＶＣＯ５の出力も水平同期に対してｔ１だけずれる。

【００３２】更に、加える電流（ｉ２）の大きさはそのままで、入力の水平同期周波数を高くした場合の例を次にしめす。

【００３３】図２（Ｉ）は水平同期信号、図２（Ｊ）は分周回路７の出力、図２（Ｋ）は位相比較器７の出力、
図２（Ｌ）はこの時のＶ−Ｉ変換回路６の出力電流、図２（Ｍ）は加算器３の出力である。 水平同期周波数が高い場合は位相比較器１から出力されるパルスの周波数も上がる。 位相比較器１から出力される平均電流は周波数によらず、ｉ２の大きさのみで決まるため、図２（Ｋ）
の様にパルス一つ当たりの幅は周波数が上がるほど狭くなり、結果として図２（Ｉ）と図２（Ｊ）の位相差（ｔ
２）は、同期周波数が低い場合（ｔ１）にくらべ位相差が小さくなる。

【００３４】一般的には水平同期周波数とドットクロック周波数はほぼ比例する関係があるため、水平同期周波数が上がるほど、制御量に対する位相の変化量が小さくなるこの特性は都合が良い。 しかし、パーソナルコンピューターの映像信号の場合、様々な信号が存在するため、一部には対応出来ない物がありうる。

【００３５】例えば標準的な信号にくらべ、同期周波数が高くドットクロックが比較的低い物は位相調整幅が不足し、逆に同期周波数が低くドットクロックが高い物は位相調整ステップが荒らくなり、調整精度が落ちる。

【００３６】このため本実施例では、判別部２が入力信号を判別してＶ−Ｉ変換回路６の特性を制御し、たとえば図３（ａ）のグラフの様に、同期周波数が低くかつドットクロックの高い信号においてはＡの特性の様に制御電圧に対する出力電流の変化を小さく設定し、逆に同期周波数が高くドットクロックの低い物に対しては、Ｂの特性の様に制御電圧に対する出力電流の変化を大きく設定することで、いかなる信号でも、適切な位相調整を行える様にしている。

【００３７】しかし、図３（ｂ）の様にＬＰＦ４の出力がランプ波状に変化するため、位相制御量が小さい場合は問題ないが、位相制御量を大きくして行くとＶＣＯの発振周波数の変動が大きくなるという問題が生じる。 特に同期周波数が低くドットクロックが高い信号において問題が生じる可能性がある。

【００３８】この様にＰＬＬに電流を加える事で位相調整を行うため、遅延素子等を用いる必要が無く、比較的簡便な回路で構成する事ができる。

【００３９】また、クロック出力等、高い周波数の信号が通過するラインに回路を挿入する必要が無いため、安価な部品で構成できる。

【００４０】また、判別部２が入力信号を判別し、Ｖ−
Ｉ変換回路６の特性の切り換えるため、いかなる信号においても適切な位相調整を行う事が出来る。 なお、本実施の形態において、判別部２がＶ−Ｉ変換回路６の特性の切り換えをＡ，Ｂの２段階で行う物としているが、連続的に変化する様にしても良い。

【００４１】（実施の形態２）つぎに、本発明の別の一実施の形態について、図４，図５を用いて説明する。 図４において、４５は入力映像信号の水平同期周波数および垂直同期周波数を判別し、それに応じて位相制御電圧とチャージポンプ電流設定信号と分周比設定信号を出力する判別部、４４は電圧制御により発振周波数を可変出来るＶＣＯ回路、４７は前記ＶＣＯ４４の出力を前記判別部４５よりの分周比設定信号により設定された値で分周を行う分周回路、４１は水平同期信号と前記分周回路４７よりの出力を比較し位相差に相当するパルス電流を判別部４５よりのチャージポンプ電流設定信号に応じた大きさで出力する位相比較器、４６は前記判別部４５よりの位相制御電圧を電流に変換して出力するＶ−Ｉ変換回路、４２は前記位相比較器４１の出力電流とＶ−Ｉ変換回路４６の出力電流を加算する加算器、４３は前記加算器４２の出力を積分し前記ＶＣＯ回路４４に出力するＬＰＦ回路、４０はアナログ映像信号を前記ＶＣＯ回路４４の出力クロックタイミングでアナログ・デジタル変換を行うＡＤＣである。

【００４２】上記構成の動作について、図５の動作波形を用いて説明する。 なお基本動作は実施の形態１と同等であるため、説明は省略する。

【００４３】最初に判別部４５が位相比較器４１のチャージポンプ電流設定を小さく（Ｖ１）制御した場合について説明する。

【００４４】図５（Ａ）は水平同期信号、図５（Ｂ）分周回路４７の出力、図５（Ｃ）は位相比較器４１の出力、図５（Ｄ）はＶ−Ｉ変換回路４６の出力電流、図（Ｅ）は加算器４２の出力である。 ｉ１の大きさは位相比較器４１の出力パルスの波高値とパルス幅で決まるため、図５（Ｃ）の様にチャージポンプ電流（電流の波高値）を小さく設定すると、ｉ１とｉ２が釣り合う為に必要なパルスの位相差が大きくなる（ｔ１）ため、チャージポンプ電流の設定を小さくすれば、ｉ２が同じであっても位相制御量が大きくなる。

【００４５】次に、判別部４５が位相比較器４１のチャージポンプ電流設定を大きく（Ｖ２）制御した場合について説明する。

【００４６】図５（Ｆ）は水平同期信号、図５（Ｇ）分周回路４７の出力、図５（Ｈ）は位相比較器４１の出力、図５（Ｉ）はＶ−Ｉ変換回路４６の出力電流、図５
（Ｊ）は加算器４２の出力である。 図５（Ｈ）の様にチャージポンプ電流を大きく設定すると、ｉ１とｉ２が釣り合う為に必要なパルスの位相差が小さくなる（ｔ２）
ため、チャージポンプ電流の設定を大きくすれば、ｉ２
が同じであっても位相制御量が小さくなる。

【００４７】判別部４５は位相比較器４１へのチャージポンプ電流の設定値、同期周波数が低くかつドットクロックの高い信号においては、設定値を大きくして位相調整の変化幅を小さくし、逆に同期周波数が高くドットクロックの低い物に対しては、設定値を小さくして位相調整の変化幅を大きく制御する。

【００４８】しかし、チャージポンプ電流の設定値を大きくしていくと、ＬＰＦ回路４３に入力する電流の振幅が大きくなるため、出力が安定する迄の時間が長くなり、水平帰線期間付近でのＶＣＯ回路４４の出力の乱れが大きくなる。

【００４９】この様に位相調整の変化幅はＶ−Ｉ変換回路４６の出力電流（ｉ２）の変化幅を変化させるのではなく、位相比較器のチャージポンプ電流を制御する事によって制御できる。 このようにすることで、大きな位相調整幅が必要な場合であっても、Ｖ−Ｉ変換回路４６の出力電流を大きくする必要がないため、ＶＣＯの出力クロック周波数がランプ波状に変動する事を抑えられる。

【００５０】（実施の形態３）つぎに、本発明の別の一実施の形態について、図６，図７を用いて説明する。 図６において、６５は入力映像信号の水平同期周波数および垂直同期周波数を判別し、それに応じて位相制御電圧とチャージポンプ電流設定信号と制御感度設定信号と分周比設定信号を出力する判別部、６４は電圧制御により発振周波数を可変出来るＶＣＯ回路、６７は前記ＶＣＯ
６４の出力を前記判別部６５よりの分周比設定信号により設定された値で分周を行う分周回路、６１は水平同期信号と前記分周回路６７よりの出力を比較し位相差に相当するパルス電流を判別部６５よりのチャージポンプ電流設定信号に応じた大きさで出力する位相比較器、６６
は前記判別部６５よりの位相制御電圧を制御感度設定信号により設定された比率で電流に変換して出力するＶ−
Ｉ変換回路、６２は前記位相比較器６１の出力電流とＶ
−Ｉ変換回路６６の出力電流を加算する加算器、６３は前記加算器６２の出力を積分し前記ＶＣＯ回路６４に出力するＬＰＦ回路、６０はアナログ映像信号を前記ＶＣ
Ｏ回路６４の出力クロックタイミングでアナログ・デジタル変換を行うＡＤＣである。

【００５１】上記構成の動作について、図７のグラフを用いて説明する。 なお基本動作は（実施の形態１）および（実施の形態２）と同等であるため、説明は省略する。

【００５２】判別部６５は、入力映像信号の水平同期周波数および垂直同期周波数を判別し、それに応じて位相制御電圧とチャージポンプ電流設定信号と制御感度設定信号と分周比設定信号を出力する。 この時の制御例を図７のグラフに示す。

【００５３】図７（ａ）は、位相比較器６１へのチャージポンプ電流の設定例である。 水平同期周波数が上がる程、位相比較器６１からの出力パルスの周波数が上がりため入力位相差に対する出力電流が増える事となる。 これを打ち消す様にするため、チャージポンプ電流を水平同期周波数に反比例する形で制御し、位相比較器６１の入力位相差に対する出力電流を一定に保つ。

【００５４】図７（ｂ）は、Ｖ−Ｉ変換回路６６への制御感度の設定例である。 ここで、クロック周期とはドットクロックの周期であり、水平同期周波数と、分周回路６７への分周比の設定値より、次の式で求める事ができる。

【００５５】 クロック周期 ＝ １／（水平同期周波数×分周比） クロック周期が長い時は制御感度を高く設定し、調整ステップを荒らくして、位相制御範囲を広くする。 また短い時は制御感度を低く設定し、調整ステップを細かくする。

【００５６】この様に判別部６５が入力映像信号に応じて、Ｖ−Ｉ変換回路６６への制御感度および位相比較器６１へのチャージポンプ電流設定を制御することで、より広範囲の信号に対して適切に、ドットクロック位相の調整を行う事ができる。

【００５７】

【発明の効果】この様に本出願の第１の実施例における発明では、ＰＬＬに電流を加える事で位相調整を行うため、遅延素子等を用いる必要が無く、比較的簡便な回路で構成する事ができ、さらに入力信号を判別して加える電流量の調整ステップを切り換えるため、いかなる信号においても適切な位相調整を行う事が出来る。

【００５８】また、本出願の第２の実施例における発明では、位相比較器のチャージポンプ電流を制御する事によって調整ステップを制御することで、位相調整範囲を広くとった場合でも、安定したクロック出力が得られる。

【００５９】また、本出願の第３の実施例における発明では、入力信号を判別し、加える電流量の調整ステップと、位相比較器のチャージポンプ電流の双方を制御する事で、より広範囲の映像信号において、高精度でかつ安定した、ドットクロック位相の調整を行う事が出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるドットクロック再生装置の構成図

【図２】本発明の実施の形態１におけるドットクロック位相の調整動作を示す波形図

【図３】本発明の実施の形態１における動作説明図

【図４】本発明の実施の形態２におけるドットクロック再生装置の構成図

【図５】本発明の実施の形態２における動作説明図

【図６】本発明の実施の形態３におけるドットクロック再生装置の構成図

【図７】本発明の実施の形態３における動作説明図

【図８】従来のドットクロック再生装置の構成図

【図９】従来のドットクロック再生装置の動作説明図

【図１０】アナログ・デジタル変換におけるサンプリングタイミングの説明図

【符号の説明】

１ 位相比較器 ２ 判別部 ３ 加算器 ４ ＬＰＦ回路 ５ ＶＣＯ回路 ６ Ｖ−Ｉ変換回路 ７ 分周回路 ８ ＡＤＣ回路 ４０ ＡＤＣ回路 ４１ 位相比較器 ４２ 加算器 ４３ ＬＰＦ回路 ４４ ＶＣＯ回路 ４５ 判別部 ４６ Ｖ−Ｉ変換回路 ４７ 分周回路 ６０ ＡＤＣ回路 ６１ 位相比較器 ６２ 加算器 ６３ ＬＰＦ回路 ６４ ＶＣＯ回路 ６５ 判別部 ６６ Ｖ−Ｉ変換回路 ６７ 分周回路 ８０ ＡＤＣ回路 ８１ 判別部 ８２ 可変遅延回路 ８３ ＰＬＬ回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC21 NC24 NC25 NC27 ND37 ND48 ND49 ND60 5C006 AA11 AF72 AF81 BF14 BF21 BF23 FA16 5C020 AA09 AA35 CA11 CA15 CA20 5C080 AA10 BB05 DD30 FF09 GG09 JJ02 JJ04 JJ05