【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デュアルループ位相同期ループ（dual loop phase-locked loop：以下、
デュアルループＰＬＬ装置という。 ）、モノリシック集積回路（monolithic integrated circuit：以下、ＭＩ
Ｃという。 ）及び移動電話機（mobile telephone）に関する。 具体的には、本発明は、例えば移動電話機等の無線周波数帯域の送受信機において局部発振信号を合成するのに用いられるデュアルループ位相同期ループに関し、また、このデュアルループＰＬＬ装置を集積したモノリシック集積回路、及びこのデュアルループＰＬＬ装置を備えた移動電話機に関する。

【０００２】

【従来の技術】無線周波数帯域の送受信機では、様々な局部発振信号を合成するために、位相雑音が少なく、出力が安定した水晶発振器のような単一の基準信号源を用いている。 この単一の基準信号源から局部発振信号を合成するには、位相同期ループ（phase-locked loop：以下、ＰＬＬ回路という。）を用いるのが一般的である。
ＰＬＬ回路は、適切な基準信号源からの基準信号に位相同期した出力信号を生成する発振回路である。 この出力信号の望ましい無線帯域の周波数は、一般的に、基準信号の周波数よりも高い。 ＰＬＬ回路を局部発振器として用いるときの重要な特性は、チャネル幅（channelisati
on）、すなわち出力チャネル間隔又は分解能である。

【０００３】ＰＬＬ回路としては、以下のような種類が知られている。

【０００４】最も古く、最も単純な種類は、単ループ、
分周比が整数ＮであるＰＬＬ回路（以下、整数Ｎ型ＰＬ
Ｌ回路という。 ）である。 この整数Ｎ型ＰＬＬ回路では、出力信号は、分周比Ｎが整数の分周器を介してＰＬ
Ｌ回路の位相比較器にフィードバックされる。 通常、比較信号は、基準信号を、分周比Ｒが整数の分周器（以下、基準信号分周器という。）で分周することで得られる。 出力チャネル間隔は、比較信号の周波数に等しい。
この種類のＰＬＬ回路は、よく研究され、十分に低電力であり、電池による駆動に適している。 しかし、この簡単な種類のＰＬＬ回路では、高い周波数においてチャネル間隔が狭い出力信号が得られるように分周比Ｒ，Ｍを設定すると、位相雑音の問題が生じる。

【０００５】次に重要なＰＬＬ回路の種類は、分周比が分数ＮであるＰＬＬ回路（以下、分数Ｎ型ＰＬＬ回路という。）である。 この分数Ｎ型ＰＬＬ回路は、フィードバック分周器の分周比が整数以外に分数も含むことを除いて、整数Ｎ型ＰＬＬ回路と同じ回路構成を有する。 したがって、出力信号のチャネル間隔も、比較信号の周波数の分数である。 しかし、低雑音及び低電力の分数Ｎ型ＰＬＬ回路を実現することは困難である。 高性能な分数Ｎ型ＰＬＬ回路は、回路構成が複雑であり、シリコン基盤上で広い面積を占め、他の低雑音回路と同じダイ（di
e）に組み合わせることは困難である。

【０００６】ＰＬＬ回路の第３の種類は、マルチプルダイレクトデジタルシンセサイザ（Multiplied Direct Di
gital Synthesizer）方式のＰＬＬ回路（以下、マルチプルＤＤＳＰＬＬ回路という。）である。 このマルチプルＤＤＳＰＬＬ回路では、基準周波数は、ルックアップテーブルを用いた可変クロックレートのＡ／Ｄ変換器を用いて合成され、可変比較周波数を生成する。 フィードバック回路の分周比は、位相比較器の出力スペクトルに起因した位相雑音の影響を最小にするように、通常、ある程度低い値に固定されている。 チャネル間隔は、クロックレート、Ａ／Ｄ変換器の量子化ステップ、ルックアップテーブルの細かさに依存する。 出力分解能は、通常、数Ｈｚである。 しかし、この種類のＰＬＬ回路は、
消費電力が大きく、主として、主電源装置に用いられている。

【０００７】単ループのＰＬＬ回路の欠点は、２つのＰ
ＬＬ回路を組み合わせることにより、改善される。 以下、ＰＬＬ回路を２つ組み合わせた回路をデュアルループＰＬＬ回路という。

【０００８】図３及び図４に、デュアルループＰＬＬ回路の２つの具体的な回路構成を示す。 各ＰＬＬ回路は、
同一の構成要素を含む２つのＰＬＬ６２ａ及び６２ｂを有し、これらの基準数字は文字ａ及びｂによって区別される。 どちらの回路でも、各ＰＬＬ６２は、次の構成要素からなる。 基準信号分周器５２は、共通の基準信号源５１からの基準信号を分周し、比較信号を生成する。 比較信号は、フィードバック信号との比較をする位相比較器５３に供給される。 位相比較器５３の出力は、比較信号とフィードバック信号の位相差を表し、低域フィルタリングするループフィルタ（loop filter）５４を介して電圧制御発振器（voltage controlledoscillator:
以下、ＶＣＯという。 ）５５に制御信号として供給される。 ＶＣＯ５５は、入力される制御信号の電圧に応じた周波数の信号を発生する。 フィードバックループ６１
は、ＶＣＯ５５の出力と位相比較器５３の間に接続され、フィードバック信号を供給する。 フィードバックループ６１内には、プリスケーラ（pre-scaler）６３と分周比Ｍの分周器５７を含む分周器が接続されている。 プリスケーラ６３は、出力パルスＡをカウントするようになされたスワロカウンタ（swallow counter）５８によって制御され、Ｐ又は（Ｐ＋１）周期をカウントするデュアルモジュロ（dual modulus）プリスケーラ６３を含み、分周器のデュアル分周比は整数Ｎ＝Ｍ・Ｐ＋Ａである。 各ループ６１に整数の分周比を割り当てることで、
デュアルループＰＬＬ回路は、低電力、高集積利用に適するようになる。

【０００９】両方の回路で、各ループ６２の出力信号は、混合器（第１の回路では５９、第２の回路では５
９'の数字で示す）に出力されて出力信号と混合される。 図３に示す第１のデュアルループＰＬＬ回路では、
混合器５９の出力はデュアルループＰＬＬ回路全体の出力になる。 通常、混合器５９は、２つのＰＬＬ６２ａ及び６２ｂの出力信号の周波数和を生成する。

【００１０】図４に示す第２のデュアルＰＬＬ構成では、混合器５９'の出力は、第２のループ６２ｂに供給される。 この場合、混合器５９'は、通常、２つのループ６２ａ及び６２ｂの出力信号の周波数差を生成し、第２のループ６２ｂのＶＣＯ５５ｂの出力信号は、第１の回路の混合器５９の出力周波数と同じで、全体の出力信号となる。

【００１１】図３に示す第１の回路は、低電力であるが、図４に示す第２の回路は、低位相雑音である。 デュアルループＰＬＬ回路は、一般にマルチプルＤＤＳＰＬ
Ｌ回路程には高い出力分解能を有しないが、非常に小さい電力を消費するので、移動電話機のような電池によって作動する装置には非常に適している。

【００１２】

【発明が解決しようとする課題】携帯利用のデュアルループＰＬＬ回路の主な欠点は、大きな電力消費ということであり、低減することが望まれる。 本発明は、上述の実情に鑑みて提案されるものであって、消費電力を低下させたデュアルループＰＬＬ装置、モノリシック集積回路及び移動電話機を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、第１の比較信号が入力し、第１の比較信号に位相同期した第１の出力信号を出力するようになされた第１の位相同期ループ回路と、第２の比較信号が入力し、主出力信号を出力するようになされ、出力信号をフィードバックする第２のフィードバックループを備え、上記第２のフィードバックループは少なくとも第２の分周器を含む第２の位相同期ループ回路とを備えるデュアルループ位相同期ループ装置を提供する。 ここで、第２の位相同期ループ回路において、第２のフィードバックループの第２の分周器の後段に混合器が接続され、混合器は、第１の入力端子に第１の出力信号を、第２の入力端子に第２の分周器を介してフィードバックされる主出力信号を受け取り、混合された信号を第２のフィードバックループに出力する。

【００１４】好ましくは、第１の比較信号と第２の比較信号は、同じ周波数を有する。 好ましくは、第１の比較信号と第２の比較信号は、同期している。 これらの関係（measure）によって、デュアルループＰＬＬ回路の出力信号でのスプリアス（suprii）が生成されにくくなる。

【００１５】好ましくは、中間分周器を備え、第１の出力信号は中間分周器を介して混合器に入力される。

【００１６】好ましくは、中間分周器の周波数比は、第１の比較信号の周波数と第２の比較信号の周波数の比の整数倍である。 これによって、混合器から出力された信号の分周比での整数変化を有する主出力信号の周波数変化を、第２の分周器の分周比でのすべての整数変化を有する主出力信号の周波数での変化の整数倍にすることができる。 したがって、中間分周器は、各ループにおいてループ間で整合する出力周波数の変化を与える。 したがって、分解能は、第１の位相同期ループの分周比の整数変化を有する出力周波数にわたって一定に保たれる。

【００１７】好ましくは、中間分周器の分周比は、第１
の比較周波数と所望のチャネル間隔の比を乗じた上記第２の分周器の分周比に等しく設定される。 したがって、
中間分周器の分周比によって、所望のチャンネル間隔を制御し、第１の位相同期バックループは、第２の位相同期ループ回路によるよりも、主出力信号の周波数の精密な制御ができる。

【００１８】

【発明の実施の形態】以下、本発明に係るデュアルループ位相同期ループ装置、モノリシック集積回路及び移動電話機について、図面を参照して詳細に説明する。 理解に供するために、本発明を図面に示す具体例を参照して説明するが、本発明は、この具体例に限定されるものではない。

【００１９】図１は、本発明を適用したデュアルループＰＬＬ回路（dual loop phase-locked loop）の具体的な回路構成を示すブロック図である。 このデュアルループＰＬＬ回路は、図１に示すように、２つのＰＬＬ回路２１ａ，２１ｂを備える。 これらのＰＬＬ回路２１ａ，
２１ｂは、同じ機能の構成要素（回路）を有するので、
先ず、共通部分について説明する。 なお、２つのＰＬＬ
回路２１ａ，２１ｂを特に区別する必要がないときは、
アルファベットａ，ｂを削除して、ＰＬＬ回路２１という。

【００２０】ＰＬＬ回路２１は、図１に示すように、基準信号分周器１２を備える。 基準信号分周器１２には、
ＰＬＬ回路２１ａ，２１ｂに共通の基準信号源１１からの基準信号が供給される。 基準信号分周器１２は、基準信号の周波数を整数Ｒで分周し、分周された信号を位相比較器１３に比較信号として出力する。

【００２１】位相比較器１３は、比較信号の位相とフィードバック信号の位相を比較し、これらの信号の位相差を、制御信号として出力する。 そして、制御信号は、ループフィルタ１４に供給される。 位相比較器１３の出力は、位相差の極性、すなわち正と負によって流れる方向が切り換えられる電流源（current source）であり、その継続期間（duration）は、位相差に等しい。 ループフィルタ１４は、例えばコンデンサ等の積分器を備え、位相比較器１３からの制御信号の電流を電圧に変換する。
また、ループフィルタ１４は、フィルタ回路を備え、制御信号の低域成分を通過させる。

【００２２】ループフィルタ１４によってフィルタリングされた制御信号は、電圧制御発振器（voltage contro
lled oscillator：以下、ＶＣＯという。 ）ＶＣＯ１５
に供給される。 ＶＣＯ１５は、入力される制御信号によって制御される周波数の出力信号を発生する。

【００２３】ＶＣＯ１５の出力信号は、フィードバックループ１９を介して位相比較器１３にフィードバックされる。 すなわち、フィードバックループ１９の出力は、
位相比較器１３で比較信号と比較されるフィードバック信号である。 フィードバックループ１９は、図１に示すように、直列に接続されたプリスケーラ（pre-scaler）
２２と分周器１７を備え、プリスケーラ２２は、スワロカウンタ（swallow counter）１８によって制御されるデュアルモジュロプリスケーラ（dual moduluspre-sale
r）１６からなる。 デュアルモジュロプリスケーラ１６
は、ＰＬＬ回路２１の出力信号をＰと（Ｐ＋１）のいずれかの分周比によって分周する。 スワロカウンタ１８
は、所定のカウント値を有するカウンタからなり、デュアルモジュロプリスケーラ１６の出力パルスをカウントして、そのカウント値がカウント値Ａになるまでは、デュアルモジュロプリスケーラ１６の分周比がＰ又は（Ｐ
＋１）の一方になり、カウント値Ａを越えるとＰ又は（Ｐ＋１）の他方になるように制御する。 分周器１７
は、入力信号を整数の分周比Ｍによって分周する。

【００２４】２つのＰＬＬ回路２１ａ，２１ｂは、以下のように動作が異なる。

【００２５】第１のＰＬＬ回路２１ａでは、スワロカウンタ１８ａのリセット入力には、分周器１７ａの出力が接続されている。 したがって、スワロカウンタ１８ａ
は、そのカウント値が所定のカウント値Ｍ ₁中のカウント値Ａ ₁になるまでは、デュアルモジュロプリスケーラ１６ａの分周比が（Ｐ ₁ ＋１）となり、それ以外のカウント値ではＰ ₁になるように制御する。 したがって、第１のＰＬＬ回路２１ａのフィードバックループ１９ａの分周器は、プリスケーラ２２ａを備え、この分周器は、
式（１）によって与えられる整数の分周比Ｎ ₁を有している。 ここで、Ｍ ₁は、分周器２３ａの分周比である。

【００２６】Ｎ ₁ ＝Ｍ ₁・Ｐ ₁ ＋Ａ ₁ （１） 第２のＰＬＬ回路２１ｂでは、スワロカウンタ１８ｂのリセット入力には、分周器１７ｂの出力が接続されていない。 すなわち、スワロカウンタ１８ｂは、デュアルモジュロプリスケーラ１６ｂの出力パルスをカウントし、
デュアルモジュロプリスケーラ１６ｂの分周比は、スワロカウンタ１８ｂのカウント値がカウント値Ａ ₂になるまではＰ ₂となり、それ以外のカウント値では（Ｐ ₂ ＋
１）となる。 したがって、プリスケーラ２２ｂの平均分周比Ｐ ₂ 'は、式（２）によって与えられる。

【００２７】 Ｐ ₂ '＝（Ｐ ₂ ＋１）−（Ａ／Ｐ ₂ ） （２） 混合器２６は、第２のＰＬＬ回路２１ｂのフィードバックループ１９ｂにおいてプリスケーラ２２ｂの後段に接続されており、プリスケーラ２２ｂの出力が第１の入力端子に供給される。 ここで、プリスケーラ２２ｂは、フィードバックループ１９ｂにおける初段の分周器を構成している。 混合器２６の第２の入力端子には、第１のＰ
ＬＬ回路２１ａの出力信号が中間プリスケーラ１９を介して入力される。 中間プリスケーラ１９は、第１のＰＬ
Ｌ回路２１ａから出力された第１の出力信号を整数の分周比Ｐ ₃で分周する。 混合器２６は、２つの入力を混合し、その出力をフィードバックループ１９ｂ、例えば分周器１７ｂにフィードバックする。

【００２８】ここで、デュアルループＰＬＬ回路の動作について説明する。

【００２９】第１及び第２のＰＬＬ回路２１ａ，２１ｂ
に入力される第１及び第２の比較信号は、それぞれ共通の基準信号源１１からの基準信号に同期している。 第１
のＰＬＬ回路２１ａは、実質的には、単独で標準的な単ループの分周比が整数ＮであるＰＬＬ（以下、整数Ｎ型ＰＬＬ回路という。）を構成している。 これによって、
基準信号分周器１２ａから出力される第１の比較信号に位相が同期した第１の出力信号が生成される。 第１の出力信号は、周波数Ｆ ₁を有し、基準信号源１１の基準周波数Ｆｒｅｆと式（３）の関係を有する。

【００３０】Ｆ ₁ ＝Ｆｒｅｆ・Ｎ ₁ ／Ｒ ₁ （３） 中間分周器２５からの信号出力の周波数Ｆ ₁ 'は、式（４）によって与えられる。

【００３１】Ｆ' ₁ ＝Ｆ ₁ ／Ｐ ₃ （４） 第２のＰＬＬ回路２１ｂは、混合器２６の出力信号を、
基準信号源１１からの基準信号を基準信号分周器１２ｂ
で分周した第２の比較信号に位相同期させている。 本質的なことではないが、例えば２つのＰＬＬ回路２１ａ，
２１ｂの比較信号の周波数は、基準信号分周器１２ａ，
１２ｂの分周比を同じ値に設定することによって、等しくされる。 これによって、主出力信号のスプリアスが低下する。

【００３２】第２のＰＬＬ回路２１ｂでは、ＶＣＯ１５
ｂを制御することによって、混合器２６の出力周波数Ｆ
₂ 'は、式（５）で与えられる値になる。

【００３３】Ｆ ₂ '＝Ｆｒｅｆ・Ｍ ₂ ／Ｒ ₂ （５） 第２のＰＬＬ回路２１ｂの出力信号は、デュアルループＰＬＬ回路の主出力信号であるとともに、第２のＰＬＬ
回路２１ｂのフィードバックループ１９ｂを介してフィードバックされる。 フィードバックループ１９ｂの混合器２６にプリスケーラ２２ｂを介して入力される入力周波数Ｆ ₀ 'と、主出力信号の周波数Ｆ ₀の関係は、式（６）で与えられる。

【００３４】Ｆ ₀ '＝Ｆ ₀ ／Ｐ ₂ ' （６） 混合器２６では、周波数の加算又は周波数の減算を行うが、この具体例では、周波数の減算を行う。 そして、主出力信号の周波数は、式（３）〜（６）から導かれる次の式で与えられる。

【００３５】 Ｆ ₀ ＝Ｆｒｅｆ（（Ｎ ₁ ／Ｒ ₁ Ｐ ₃ ）＋（Ｍ ₂ ／Ｒ ₂ ））・Ｐ ₂ ' （７） 例えば、様々なプリスケーラ及び分周器の分周比は、主出力信号の周波数及びチャネル間隔が所定の設計値となるように選択される。 なお、式（７）に示すように、第２のＰＬＬ回路２１ｂのフィードバック１９ｂの分周比Ｍ ₂を１変化させると、主出力信号の周波数は、ｄＦ
₀ （式（８））変化する。

【００３６】 ｄＦ ₀ ＝（Ｆｒｅｆ／Ｒ ₂ ）・Ｒ ₂ ' （８） 同様に、第１のＰＬＬ回路２１ａのフィードバックループ１９ａの全体の分周器の分周比Ｎ ₁を１変化させると、出力信号の周波数は、ｄＦ ₀ （式（９））変化する。

【００３７】 ｄＦ ₀ ＝（Ｆｒｅｆ／Ｒ ₁ ）・（Ｐ ₂ '／Ｐ ₃ ） （９） 分周比Ｒ ₁ ，Ｒ ₂は、例えば等しく、又は少なくとも似ている（similar）ときは、式（８）及び式（９）から明らかなように、第１のＰＬＬ回路２１ａのフィードバックループ１９ａにおけるフィードバック分周器の分周比を１変化させたとき、分周比Ｐ ₃を大きくすると、出力信号の周波数の変化は小さくなる。 したがって、第１のＰＬＬ回路２１ａに式（９）を適用することができ、中間分周器２５の分周比Ｐ ₃は、式（１０）に応じた所望のチャネル間隔に基づいて設定することができる。

【００３８】 Ｐ ₃ ＝（Ｐ ₂ '・Ｆｒｅｆ）／（Ｒ ₁・Ｆｓｅｐ） （１０） 分周比Ｍ ₂又は分周比Ｎ ₁を１変化させると、生成される出力信号の周波数の変化の比も整数であり、広い出力周波数帯域に亘ってチャネル間隔の整合性が得られる。 このためには、式（８）及び式（９）からも明らかように、中間分周器２５の分周比は、第１の比較信号の周波数と第２の比較信号の周波数の比の整数倍としなければならない。

【００３９】混合器２６への入力周波数Ｆ ₀ 'を最小にするために、分周比Ｐ ₂ '、したがって分周比Ｐ ₂をできるだけ高くすることが望ましい。 なお、このことは、追従（settle）時間は、比較信号の周波数に反比例し、位相雑音は、比較信号の周波数が増加するにつれ減少するので、第２のＰＬＬ回路２１ｂにおける所定の出力周波数における比較周波数を最高にするために、第２のＰＬ
Ｌ回路２１ｂにおけるフィードバックループ１９ｂの全体の分周比（式（７）におけるＭ ₂ Ｐ ₂ '）を最小にする必要があるとともに、それらの間で均衡が取れていなければならない。 このデュアルループＰＬＬ回路における具体的な分周比を、次の表に示す。

【００４０】

【表１】

【００４１】この具体例では、比較信号の周波数は、分解能の８０倍である。 第１のＰＬＬ回路２１ａの出力信号の周波数は大きなステップを有するので、第１のＰＬ
Ｌ回路２１ａのＶＣＯ１５ａは、少なくとも１．５オクターブの同調範囲を有する広帯域のＶＣＯでなければならない。 このＶＣＯ１５ａに求められる位相雑音はかなり緩いので、ＶＣＯ１５ａは、デジタルＶＣＯとすることができる。 例えば、現在の高速ＢｉＣＭＯＳ（bipola
r complementary metal oxide semiconductor）の３つのインバータ回路をリングして構成される。

【００４２】第２のＰＬＬ回路２１ｂからの主出力信号は、混合器２６にプリスケーラ２２ｂを介してフィードバックされ、混合器２６は、出力周波数で動作する場合に比して、小さい電力で動作する。 他の利点として、第２のＰＬＬ回路２１ｂのＶＣＯ１５ｂは、無線送受信機回路の使用に適した十分大きな出力電力を有する。 これによって、シリコンのモノリシック集積回路（monolith
ic integrated circuit：以下、ＭＩＣという。 ）で構成された別の電力増幅回路を設ける必要がない。

【００４３】中間分周器２５の分周比Ｐ ₃を高くすることによって、混合器２６をデジタル回路で構成することができる。 例えば、Ｄフリップフロップを用いて、クロック入力とデータ入力を２つの入力とすることができる。 このようなＤフリップフロップは、２つの入力端子に入力された信号の周波数減算を行う。

【００４４】混合器２６がアナログ回路で構成されているには、出力を低域フィルタリング又は高域フィルタリングすることによって、周波数減算又は周波数加算を行うようなされる。 低周波数帯域の抽出は、混合器２６の出力が供給される分周器１７ｂによって行われる。

【００４５】符号１０によって境界が示されるデュアルループＰＬＬ回路は、単一シリコンＭＩＣで構成することができる。 フィルタ１４ａ，１４ｂを、ＭＩＣ１０に含まれないように構成することもできる。 この場合の境界は、破線で表される。

【００４６】本発明によって、多くの利益が得られる。
第２のＰＬＬ回路２１ｂのフィードバックループ１９ｂ
に混合器２６を設けることによって、デュアルループＰ
ＬＬ回路の消費電力を低減することができる。 主出力信号は、初段の分周器２２ｂによって分周された後、混合器２６に供給される。 混合器２６は、低周波数で駆動されるので、消費電流は小さい。 また、混合器２６での消費電力を増加させることなく、第２のＰＬＬ回路２１ｂ
からの主出力信号の電力を大きくすることができる。 これは、主出力信号は、直接混合器２６に供給されるのではく、初段の分周器２２ｂ、すなわちプリスケーラ２２
ｂを介して供給されるからである。 したがって、図３及び図４に示す従来のデュアルループＰＬＬ回路と比較すると、本発明を適用したデュアルループＰＬＬ回路の消費電力は低い。 図３及び図４に示す従来のデュアルループＰＬＬ回路においては、混合器の少なくとも１つの入力端子には、主出力信号が供給され、混合器はその周波数で動作するので、消費電力が大きい。 本発明では、図３に示す第１のＰＬＬ回路６２ａの欠点、すなわち混合器５９の出力電力は制限されており、現在の移動電話機に共通に用いられているループ送信回路に適さないという欠点が、解決される。

【００４７】これらの利点によって、本発明を適用したデュアルループＰＬＬ回路をＭＩＣで構成することができる。

【００４８】上述した具体例では、例えばＶＣＯ１５ａ
の出力信号は、中間分周器２５を介して混合器２６に供給されているが、例えばＶＣＯ１５ａの出力信号を直接混合器２６に供給するようにしてもよい。 なお、消費電力の観点からは、中間分周器２５を設ける方がよい。

【００４９】すなわち、混合器２６による消費電力を小さくすることができる。 また、混合器２６に入力する２
つの信号の周波数の差を大きくすることによって、混合器２６の出力において、周波数和信号と周波数差信号を容易に分離することができる。 このことは、図３及び図４に示した従来のデュアルループＰＬＬ回路では、困難である。

【００５０】また、中間分周器２５には、混合器２６に入力される信号の周波数を低下させるという利点がある。 これによって、消費電力を低下させるとともに、混合器２６をデジタル回路、例えばＤフリップフロップで構成することができる。 このようなデジタル化によって、デュアルループＰＬＬ回路をチップ上に集積する際の設計を簡単にすることができる。

【００５１】図２は、図１に示したＭＩＣ１０に相当するＭＩＣ３４を備える移動電話機の構成を示すブロック図である。 デュアルループＰＬＬ回路を備えるＭＩＣ３
４からの主出力信号は、混合器３５に供給され、アンテナ３１から受信回路３２を介して供給された受信信号を周波数変換する局部発振器信号として用いられる。 変換された受信信号は、復調回路３６に供給されて復調され、オーディオ信号が再生されて、スピーカ３７に供給される。 同様に、マイクロフォン３９に入力されたオーディオ信号は、変調器３８で変調され、混合器３５に供給される。 混合器３５は、ＭＩＣ３４の出力を用い、オーディオ信号を周波数変換して送信信号を生成する。 送信回路３３は、送信信号をアンテナ３１を介して送信する。

【００５２】

【発明の効果】上述のように、本発明によると、モノリシック集積回路に組み込むのに適し、低消費電力のデュアルループ位相同期ループ装置を提供することができる。 この位相同期ループ回路は、低位相雑音でありながら低消費電力であり、移動電話機のような電池使用に適する。 また、このようなデュアルループ位相同期ループ装置を組み込んだモノリシック集積回路、このようなデュアルループ位相同期ループ装置を組み込んだ移動電話機を提供することができる。

【図面の簡単な説明】

【図１】本発明を適用したデュアルループＰＬＬ回路の具体的な回路構成を示すブロック図である。

【図２】デュアルループＰＬＬ回路を用いた移動電話機の構成を示すブロック図である。

【図３】従来のデュアルループＰＬＬ回路の回路構成を示すブロック図である。

【図４】従来のデュアルループＰＬＬ回路の回路構成を示すブロック図である。

【符号の説明】

１１ 基準信号源、１２ 基準信号分周器、１３ 位相比較器、１４ ループフィルタ、１５ ＶＣＯ、１６
デュアルモジュロプリスケーラ、１７ 分周器、１８
スワロカウンタ、２５ 中間分周器、２６ 混合器

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