Frequency signal generator
专利汇可以提供Frequency signal generator专利检索，专利查询，专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a frequency signal generator employing a PLL circuit that can optionally set a frequency of an output frequency signal. SOLUTION: An arithmetic circuit 12 that gives a frequency division ratio G to a frequency divider 6 of a PLL circuit, consists of an upper limit memory 17 that stores the denominator produced in the case that a fraction J of a multiplier value [N+J] is indicated by a rational number (K/L) as an upper limit value, a 1st adder 14 that sums the numerator and a feedback value, a 1st delay circuit 15 that delays the outputted sum H to give the delayed sum to the 1st adder, a 2nd delay circuit 16 that delays the sum H of the 1st adder, a comparator circuit 18 that compares the sum delayed by the 2nd delay circuit with the upper limit L of the upper limit value memory to provide an output of an output value E that is 0 when the sum is less than the upper limit value 1st or that is 1 when the sum reaches the upper limit so as to clear the 1st delay circuit, and a 2nd adder 19 that sums an integral value N of the multiplier value [N+J] and the output E of the comparator circuit to apply the sum [N+E] to the frequency divider 6 as the frequency division ratio G.，下面是Frequency signal generator专利的具体信息内容。
とを備えた周波数信号発生装置において、 前記演算回路（１２）は、 前記入力された小数値を分数（Ｋ／Ｌ）で示した場合における分母値（Ｌ）を上限値として記憶する上限値メモリ（１７）と、 前記入力された小数値を分数で示した場合における分子値（Ｋ）と入力された帰還値とを加算して出力する第１
の加算器（１４）と、 この第１の加算器から出力された加算値（Ｈ）を遅延させて前記第１の加算器へ帰還値として送出する第１の遅延回路（１５）と、 前記第１の加算器から出力された加算値（Ｈ）を遅延させる第２の遅延回路（１６）と、 この第２の遅延回路から出力された加算値と前記上限値メモリに記憶された上限値とを比較して、加算値が上限値未満のときに０値の出力値（Ｅ）を出力し、加算値が上限値に達すると１値の出力値（Ｅ）を出力して前記第１の遅延回路をクリアする比較回路（１８）と、 前記入力された整数値と前記比較回路の出力値（Ｅ）とを加算して、加算値を分周比（Ｇ）として前記分周器へ印加する第２の加算器（１９）とを備えた周波数信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、種々の周波数を有した周波数信号を発生する周波数信号発生装置に係わり、特に分周器に対してフラクショナル手法を用いた周波数信号発生装置に関する。
【０００２】
【従来の技術】移動体通信システムやデータ通信システムに組込まれた中継器や各種送受信機の動作特性を測定する測定装置内には、高い周波数精度を有する周波数信号を出力する周波数信号発生装置が組込まれている。 この周波数信号発生装置から出力される周波数信号の周波数値を高い精度で設定できることは勿論のこと、周波数を高い精度で変更可能であることが要求される。
【０００３】一般に、出力される周波数信号における周波数の高い安定性を確保するためにＰＬＬ回路が用いられる。 このＰＬＬ回路を利用した周波数信号発生装置は図３に示すように構成されている。
【０００４】例えば、水晶発振器等で構成された基準信号発生器１は基準周波数ｆ Rを有した基準周波数信号ａ
を出力する。 基準信号発生器１から出力された基準周波数信号ａは位相検波器２へ入力される。 位相検波器２は入力された基準周波数信号ａと分周器６から出力された分周信号ｂとの位相差を検出して、位相差に比例する電圧を有した位相差信号ｃを出力する。
【０００５】位相検波器２から出力された位相差信号ｃ
はループフィルタ３で、高周波成分が除去されたのち、
新たな位相差信号ｃ 1としてＶＣＯ（電圧制御発振器）
４へ入力される。
【０００６】ＶＣＯ４は位相差信号ｃ 1の信号値に比例する出力周波数ｆ Oを有する周波数信号ｄを出力端子５
へ出力する。 また、ＶＣＯ４から出力された出力周波数信号ｄは分周器６へ入力される。 分周器６は出力周波数信号ｄの周波数を外部から入力された分周比Ｎ（Ｎ：整数）で分周して分周信号ｂとして位相検波器２へ印加する。
【０００７】したがって、位相検波器２、ループフィルタ３、ＶＣＯ４、分周器６はＰＬＬ回路を構成する。
【０００８】このようなＰＬＬ回路が組込まれた周波数信号発生装置においては、出力端子５から出力される出力周波数信号ｄの出力周波数ｆ Oは基準周波数ｆ RのＮ倍となる。
【０００９】ｆ O ＝Ｎ・ｆ R Ｎは整数であるので、出力周波数ｆ Oは基準周波数ｆ Rの整数倍の値しか取り得ない。 なお、基準周波数ｆ Rを低く設定すると、ＰＬＬ回路のループ応答特性が低下する等の問題が生じる。
【００１０】そこで、基準周波数ｆ Rの有理数倍の出力周波数ｆ Oを得るフラクショナル手法を採用した周波数信号発生装置が提唱されている（ＵＳＰ．３，９２８，
８１３）。
【００１１】すなわち、図３、図４に示すように、分周器６へ設定する分周比Ｎを一定周期Ｔ S毎に［Ｎ＋１］
に切換える。 例えば、１０回に１回、［Ｎ＋１］を挿入すると、出力周波数ｆ Oは基準周波数ｆ Rの［Ｎ＋0.
1］倍となる。
【００１２】したがって、この倍数値［Ｎ＋Ｊ］を構成するＮ（正整数値）、Ｊ（小数値）を適宜設定することによって、基準周波数ｆ Rに対して任意倍の出力周波数ｆ Oが得られる。
【００１３】ｆ O ＝［Ｎ＋Ｊ］・ｆ R Ｎ；正整数 ０＜Ｊ＜１ なお、Ｎは整数値であり、Ｊはフラクショナル値と称される小数値（小数点以下の値）であり、有理数である。
【００１４】この、基準周波数信号ａにおける基準周波数ｆ Rの［Ｎ＋Ｊ］倍の出力周波数ｆ Oを有す出力周波数信号ｄを得ることが可能な周波数信号発生装置は図５
に示すように構成されている。
【００１５】すなわち、図３に示す周波数信号発生装置における分周器６に印加する分周比ＧをＮと［Ｎ＋１］
との間で切換え演算する演算回路７が付加されている。
そして、この演算回路７に対して、クロック端子８から一定周期Ｔ S （一定周波数ｆ S ）のクロックを有するクロック信号CLKが入力される。
【００１６】基準周波数ｆ Rの［Ｎ＋Ｊ］倍の出力周波数ｆ Oを得るためにこの倍数値［Ｎ＋Ｊ］を構成する小数値Ｊを下記の（２ n ）を分母とする分数で示す。
【００１７】Ｊ＝Ｍ／（２ n ） Ｍ、ｎ ； 整数 なお、分母の（２ n ）は、演算回路７が２進の演算回路で構成されていることを示し、例えば、演算回路７が１
０進の演算回路で構成されている場合は、分母は（１０
n ）で示される。 この分数の分子値Ｍと、倍数値［Ｎ＋
Ｊ］の整数値Ｎとを予め計算して、演算回路７へ設定する。
【００１８】この演算回路７は図６に示すように構成されている。 図示するように、この演算回路７は、第１の加算器９と遅延回路１０と第２の加算器１１とで構成されている。 そして、遅延回路１０はクロック信号CLKにおける一定周期Ｔ Sのクロックに同期して指定された動作を行う。
【００１９】倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値Ｍ（整数）は第１の加算器９の一方の入力端９ａに印加されている。 この第１の加算器９の他方の入力端９ｂには、遅延回路１０から出力された帰還値が入力される。 この第１の加算器９は小数値Ｊの分子値Ｍと帰還値とを加算して加算値を遅延回路１０へ送出する。 遅延回路１０は入力された加算値をクロック信号CL
Kの１周期Ｔ S分だけ遅延させて帰還値として第１の加算器９の他方の入力端９ｂへ印加する。
【００２０】したがって、この第１の加算器９は、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値Ｍ
（整数）を累積加算していく。
【００２１】第１の加算器９の加算値が、この第１の加算器９の上限値（上限桁値）を超えると、ＯＶＦ（オーバーフロー）端子から１値の桁上り信号ｅが第２の加算器１１の一方の入力端１１ｂへ出力される。
【００２２】第１の加算器９の上限値（上限桁値）とは、この第１の加算器９で演算できる値の最大値を示し、２進の演算回路で構成されている場合で、ｎ＝３の場合、最大値は［１１１］（＝７）となる。 したがって、Ｍ＝１の場合、クロック信号CLKの８クロックに１
回、１値の桁上り信号ｅが出力される。 また、Ｍ＝２の場合、クロック信号CLKの４クロックに１回、１値の桁上り信号ｅが出力される。
【００２３】第２の加算器１１の他方の入力端１１ａには、倍数値［Ｎ＋Ｊ］の整数値Ｎが入力されている。 第２の加算器１１は各入力端１１ａ、１１ｂに印加されている値を加算して分周比Ｇとして分周器６へ印加する。
【００２４】倍数値［Ｎ＋Ｊ］の整数値Ｎは入力端１１
ａに常時印加されており、１値の桁上り信号ｅは入力端１１ｂに第１の加算器９の加算値がオーバーフローしたタイミングで印加される。 したがって、クロック信号CL
Kにおける一定周期Ｔ Sのクロックに同期して演算回路７
から分周器６へ順次印加される分周比ＧはＮ又は［Ｎ＋
１］の値を取る。
【００２５】このように構成された、周波数信号発生装置においては、クロック信号CLKにおけるクロックに同期して演算回路７から分周器６へ順次印加される分周比Ｇにおいて、［Ｎ＋１］が出現する割合は、倍数値［Ｎ
＋Ｊ］（＝［Ｎ＋Ｍ／（２ n ）］）における小数値Ｊ
（＝Ｍ／（２ n ））となる。
【００２６】よって、分周器６へ印加される平均的な分周比Ｇは演算回路７に設定した倍数値［Ｎ＋Ｊ］となるので、出力端子５から出力される出力周波数信号ｄの出力周波数ｆ Oを基準周波数ｆ Rの［Ｎ＋Ｊ］倍とすることが可能である。
【００２７】
【発明が解決しようとする課題】しかしながら、図５、
図６に示す従来の周波数信号発生装置においてもまだ解決すべき次のような課題があった。
【００２８】すなわち、演算回路に組込まれた第１の加算器９から第２の加算器１１へ送出される１値の桁上げ信号ｅの出力タイミングは、第１の加算器９の加算値が、この第１の加算器９のハード構成的仕様で定まる上限値を超えたときのみである。 例えば、２進（２ n ）の３ビット（ｎ＝３）構成の加算器の場合、上限値は［11
1］（＝７）である。
【００２９】したがって、組込まれた第１の加算器９のハード構成的仕様によって、倍数値［Ｎ＋Ｊ］（＝［Ｎ
＋Ｍ／（２ n ）］）における小数値Ｊ（＝Ｍ／（２ n ））
の取り得える値に大きな制約が生じる。
【００３０】さらに、第１の加算器９の加算値がオーバーフローするタイミングでのみしか１値の桁上り信号ｅ
が出力されないので、演算回路７が２進の演算回路で構成されている場合、倍数値［Ｎ＋Ｊ］における小数値Ｊ
は（Ｍ／（２ n ））の値しか取り得ない。 例えば、Ｊ＝
Ｍ／（２ n ＋ｐ）（ｐは整数）は取りえない。 また、演算回路７が１０進の演算回路で構成されている場合、倍数値［Ｎ＋Ｊ］における小数値Ｊは（Ｍ／（１０ n ））
の値しか取り得ない。
【００３１】このように、たとえ、演算回路７に組込む第１の加算器９の種類数を増加したとしても、倍数値［Ｎ＋Ｊ］における小数値Ｊを任意の値に設定することができなかった。 その結果、出力周波数信号ｄの出力周波数ｆ Oを基準周波数信号ａの基準周波数ｆSの任意倍数に設定できなかった。
【００３２】本発明はこのような事情に鑑みてなされたものであり、加算器から出力される加算値を倍数値で定まる上限値と比較することにより、簡単な１つのハード回路部材のみで、出力周波数信号の出力周波数を任意に設定できる周波数信号発生装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明は、基準周波数を有する基準周波数信号を発生する基準信号発生器と、基準信号発生器から出力された基準周波数信号と入力された分周信号との位相差を検出して位相差に対応する位相差信号を出力する位相検波器と、位相検波器から出力された位相差信号に対応した周波数を有する周波数信号を出力する電圧制御発振器と、電圧制御発振器から出力された出力周波数信号の周波数を印加された整数の分周比で分周して分周信号として位相検波器へ送出する分周器と、入力された整数値と小数値とからなる倍数値から、
分周器へ順次印加する分周比の平均値が倍数値となるように、各分周比を順次算出していく演算回路とを備えた周波数信号発生装置に適用される。
【００３４】そして、上記課題を解消するために、本発明の周波数信号発生装置においては、演算回路に対して、入力された小数値を分数で示した場合における分母値を上限値として記憶する上限値メモリと、入力された小数値を分数で示した場合における分子値と入力された帰還値とを加算して出力する第１の加算器と、この第１
の加算器から出力された加算値を遅延させて第１の加算器へ帰還値として送出する第１の遅延回路と、第１の加算器から出力された加算値を遅延させる第２の遅延回路と、この第２の遅延回路から出力された加算値と上限値メモリに記憶された上限値とを比較して、加算値が上限値未満のときに０値の出力値を出力し、加算値が上限値に達すると１値の出力値を出力して第１の遅延回路をクリアする比較回路と、入力された整数値と前記比較回路の出力値とを加算して、加算値を分周比として分周器へ印加する第２の加算器とを備え得ている。
【００３５】このように構成された周波数信号発生装置において、出力周波数信号の出力周波数を基準周波数信号の基準周波数の［Ｎ＋Ｊ］倍に設定する場合に、この倍数値［Ｎ＋Ｊ］を任意の有理数に設定できる理由を説明する。
【００３６】倍数値［Ｎ＋Ｊ］を構成するＮは正の整数値であり、Ｊは正の小数値である。 無理数でない全ての有理数である小数値Ｊは、Ｌ（整数）を分母値とし、Ｋ
（整数）を分子値とする下記の分数で示すことが可能である。
【００３７】Ｊ＝Ｋ／Ｌ第１の加算器は、図６に示す従来の演算回路の第１の加算器と同様に、入力された分子値Ｋを累積加算していく、そして加算値が分母値Ｌに達すると、比較回路からの出力値が１値となる。 したがって、このタイミングで、第２の加算器から分周器へ印加される分周比ＧがＮから［Ｎ＋１］へ変化する。
【００３８】よって、分周器へ印加される平均的な分周比Ｇは演算回路に設定した倍数値［Ｎ＋Ｊ］となるので、この周波数信号発生装置から出力される出力周波数信号の出力周波数を基準周波数の［Ｎ＋Ｊ］倍とすることが可能である。
【００３９】この場合、第１の加算器は、加算値がオーバフローする前の小数値Ｊの分母値Ｌに達した時点で、
比較回路からの出力値が１値となり、加算値がクリアされる。 したがって、第１の加算器を余裕を持ったビット構成の加算器とすることにより、１台の第１の加算器でもって、種々の分母値Ｌに対応できる。
【００４０】その結果、倍数値［Ｎ＋Ｊ］の小数値Ｊの分母値Ｌを任意の整数値にできるので、１台のハード構成部材（第１の加算器）でもって、出力周波数信号の出力周波数を基準周波数信号の基準周波数の任意の有理数倍に設定可能となる。
【００４１】
【発明の実施の形態】以下、本発明の一実施形態を図面を用いて説明する。 図１は実施形態に係る周波数信号発生装置の概略構成を示すブロック図である。 図５に示した従来の周波数信号発生装置と同一部分には、同一符号を付して重複する部分の詳細説明を省略する。
【００４２】実施形態の周波数信号発生装置においては、分周器６に対して、一定周期Ｔ SでＮ又は［Ｎ＋
１］の分周比Ｇを印加する演算回路１２が設けられている。 この演算回路１２は図５に示した従来の周波数信号発生装置の演算回路７と異なる回路構成を有する。 この演算回路１２に対して、クロック端子６から一定周期Ｔ
Sのクロックを有するクロック信号CLKが入力される。
【００４３】また、分周条件設定部１３は、出力周波数信号ｄの出力周波数ｆ Oを基準周波数信号ａの基準周波数ｆ Rの有理数倍に設定する場合における倍数値［Ｎ＋
Ｊ］が入力されると、この入力された倍数値［Ｎ＋Ｊ］
の小数値Ｊを下記の分数に展開する。
【００４４】Ｊ＝Ｋ／Ｌ 但し、Ｍ、Ｌは整数値である。
【００４５】分周条件設定部１３は倍数値［Ｎ＋Ｊ］の整数値Ｎと、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数（Ｋ／
Ｌ）で示した場合における分母値Ｌと分子値Ｋとを演算回路１２へ送出する。
【００４６】この演算回路１２は図２に示すように構成されている。 図示するように、この演算回路１２は、第１の加算器１４と第１の遅延回路１５と第２の遅延回路１６１６と上限値メモリ１７と比較回路１８と第２の加算器１９とで構成されている。 そして、第１、第２の遅延回路１５、１６はクロック信号CLKにおける一定周期Ｔ Sのクロックに同期して、それぞれ入力値に対する前記クロックの１周期Ｔ S分の遅延動作を行う。
【００４７】倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分母値Ｌ（整数）は上限値メモリ１７に書込まれる。 また、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値Ｋ（整数）は第１の加算器１４の一方の入力端１４ａに印加されている。 この第１の加算器１４
の他方の入力端１４ｂには、第１の遅延回路１５から出力された帰還値が入力される。
【００４８】第１の加算器１４は、小数値Ｊの分子値Ｋ
と帰還値とを加算して、この加算値Ｈを第２の遅延回路でクロック信号CLKにおける１周期Ｔ S分だけ遅延させて比較回路１８の一方の入力端へ送出するとともに、加算値Ｈを第１の遅延回路１５へ送出する。 第１の遅延回路１５は入力された加算値Ｈをクロック信号CLKにおける１周期Ｔ S分だけ遅延させて帰還値として第１の加算器１４の他方の入力端１４ｂへ印加する。
【００４９】したがって、この第１の加算器１４は、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値Ｋ（整数）をクロック信号CLKにおける一定周期Ｔ Sのクロックに同期して累積加算していき、加算値Ｈとして出力していく。
【００５０】比較回路１８の他方の入力端には、上限値メモリ１７に記憶された上限値Ｌが常時印加されている。 そして、この比較回路１８は、第２の遅延回路１６
でクロック信号CLKにおける１周期Ｔ S分だけ遅延された第１の加算器１４の加算値Ｈと上限値メモリ１７の上限値Ｌとを比較して、加算値Ｈが上限値Ｌに達していない場合は０値の出力値E（＝０）を出力する。 また、比較回路１８は加算値Ｈが上限値Ｌに達すると１値の出力値
E（＝１）を出力する。
【００５１】比較回路１８から出力された出力値Ｅは第１の遅延回路１５のクリア端子（ＣＬＲ）へ入力されるとともに、第２の加算器１９の一方の入力端１９ｂに印加される。
【００５２】第１の加算器１４の加算値Ｈが上限値Ｌに達していない場合、比較回路１８の出力値Eは０値を維持しているので、第１の遅延回路１５の帰還値はクリアされることはない。
【００５３】一方、第１の加算器１４の加算値Ｈが上限値Ｌに達すると、比較回路１８の出力値Eは１値に変化し、第１の遅延回路１５の帰還値はクリアされる。 すなわち、この時点においては、上限値Ｌが帰還された帰還値としての加算値Ｈと等しいので、この第１の遅延回路１５から第１の加算器１４へ入力される帰還値は０にクリアされる。
【００５４】第１の加算器１４へ入力される帰還値が０
にクリアされると、第１の加算器１４から出力される加算値Ｈも初期値Ｋに戻り、再度、分子値Ｋ（整数）に対する累積加算を開始する。
【００５５】第２の加算器１９の他方の入力端１９ａには、倍数値［Ｎ＋Ｊ］の整数値Ｎが入力されている。 第２の加算器１１は各入力端１９ａ、１９ｂに印加されている値を加算して分周比Ｇとして分周器６へ印加する。
したがって、分周比Ｇは、比較回路１８の出力値Ｅが０
値の場合はＮとなり、比較回路１８の出力値Ｅが１値の場合は［Ｎ＋１］となる。
【００５６】このように構成された演算回路１２において、第１の加算器１４が、倍数値［Ｎ＋Ｊ］における小数値Ｊを示す分数（Ｋ／Ｌ）の分子値Ｋを累積加算していき、加算値Ｈが前記小数値Ｊを示す分数（Ｋ／Ｌ）の分母値（上限値）Ｌに達すると、比較回路１８の出力値Ｅが１値となる。 その結果、第２の加算器１９から出力される分周比Ｇは［Ｎ＋１］となる。
【００５７】そして、演算回路１２から分周器６へ順次印加される分周比Ｇにおいて、［Ｎ＋１］が出現する割合は、分子値Ｋを何個（何回）累積すれば上限値である分母値Ｌになるかで表されるので、結果として、倍数値［Ｎ＋Ｊ］（＝［Ｎ＋Ｋ／Ｌ］）における小数値Ｊ（＝
Ｋ／Ｌ）となる。
【００５８】よって、分周器６へ印加される平均的な分周比Ｇは演算回路１２に設定した倍数値［Ｎ＋Ｊ］となるので、出力端子５から出力される出力周波数信号ｄの出力周波数ｆ Oは基準周波数ｆ Rの［Ｎ＋Ｊ］倍とすることが可能である。
【００５９】この場合、第１の加算器１４は、加算値Ｈ
がオーバフローする前の小数値Ｊの分母値（上限値）Ｌ
に達した時点で、比較回路１８からの出力値Ｅが１値となり、第１の加算器１４に対する帰還値がクリアされ、
出力される加算値Ｈが分子値である初期値Ｋに戻る。
【００６０】したがって、第１の加算器１４を余裕を持ったビット構成の加算器とすることにより、１台の第１
の加算器１４でもって、種々の分母値Ｌに対応できる。
その結果、倍数値［Ｎ＋Ｊ］の小数値Ｊの分母値Ｌを任意の整数値にできるので、逆に、分子値Ｋも任意の整数値に設定できる。 よって、１台の第１の加算器１４でもって、出力周波数信号ｄの出力周波数ｆ Oを基準周波数信号ａの基準周波数ｆ Sの任意の有理数倍に設定可能となる。 例えば、倍数値［Ｎ＋Ｊ］の小数値Ｊとして、Ｊ
＝１／１０００１、１／１０００２のような端数を設定可能である。
【００６１】また、出力周波数信号ｄの出力周波数ｆ O
を変更する場合は、対応する倍数値［Ｎ＋Ｊ］を分周条件設定部１３に操作入力するのみでよいので、周波数信号発生装置の操作性を大幅に向上できる。
【００６２】
【発明の効果】以上説明したように、本発明の周波数信号発生装置においては、分周器に印加する分周比を演算する演算回路における第１の加算器から出力される加算値Ｈと倍数値［Ｎ＋Ｊ］を構成する小数値Ｊを分数（Ｋ
／Ｌ）で示した場合の分数の分母値（上限値）Ｌとを比較して加算値Ｈがこの上限値に達したとき［Ｎ＋１］の分周比Ｇを出力している。 したがって、簡単な１つのハード回路部材のみで、出力周波数信号の出力周波数を任意の有理数に設定でき、かつ操作性の向上及び製造費の節減を図ることができる。
【図１】本発明の一実施形態に係わる周波数信号発生装置の概略構成を示すブロック図
【図２】同実施形態に係わる周波数信号発生装置に組込まれた演算回路の詳細構成を示すブロック図
【図３】ＰＬＬ回路を用いた一般的な周波数信号発生装置の概略構成を示すブロック図
【図４】同周波数信号発生装置に組込まれた分周器に印加される分周比の変化を示す波形図
【図５】従来のフラクショナルＰＬＬを採用した周波数信号発生装置の概略構成を示すブロック図
【図６】同フラクショナルＰＬＬを採用した周波数信号発生装置に組込まれた演算回路の詳細構成を示すブロック図
１…基準信号発生器 ２…位相検波器 ３…ループフィルタ ４…ＶＣＯ ５…出力端子 ６…分周器 １２…演算回路 １３…分周条件設定部 １４…第１の加算器 １５…第１の遅延回路 １６…第２の遅延回路 １７…上限値メモリ １８…比較回路 １９…第２の加算器
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