【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ装置に関する。

【０００２】

【従来の技術】従来より、この種の装置は例えば「ＳＡ
ＮＹＯ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ」、ＶＯ
Ｌ． １０、ＮＯ． １、ＦＥＢ． １９７８の第３２頁の図１に示されている。 この図１によると、基準信号ＲＦを発生する基準発振器と、出力信号ＦＯを分周して帰還信号ＦＶを発生する可変分周器と、帰還信号ＦＶの位相および周波数を、基準信号の位相および周波数と比較し、
誤差信号ＥＲを発生する１個の位相比較器が設けられている。 そして誤差信号ＥＲに応答し制御電圧ＣＶを発生するローパスフィルタと、制御電圧ＣＶに応答し出力信号ＦＯを発生する電圧制御発振器とが設けられている。

【０００３】

【発明が解決しようとする課題】しかし、このＰＬＬ装置では、基準信号ＲＦの周波数とロック時間との関係は最適に設計されれば、理論的に、一元的に決定される。
従って、ロック時間を更に短く出来ない第１の欠点がある。 これを解消するために本発明者は、位相が異なる複数の基準信号を発生させ、位相比較器および可変分周器を多段に設けた構成を試みた。 しかし、上記構成でも、
ロック時間は短くならない。 本発明者がその原因を究明したところ、ロック近くになった時、各位相比較器の出力が互いに邪魔し合って、ロックがスムーズに行かないためである事が分かった。

【０００４】この欠点を解消するために本発明者は、初め、各位相比較器を出力させ、その後に、１つの位相比較器を出力させる事を試みた。 しかし、上記構成でもロック時間Ａ（図４）は短くならない（図４は立上り特性を示し、横軸は経過時間、縦軸は出力の周波数を示す）。 本発明者がその原因を究明したところ、位相比較器の出力段数の切換時点Ｂが早すぎるため、切換後の周波数の乱れ（ロック外れ）Ｃが生じたためである事が分かった。

【０００５】更に、上記構成では、ロック後も多段の可変分周器を動作させるため、電力消費量が多い欠点も有る。 故に、本発明はこの様な従来の欠点を考慮して、ロックアップ時間が短い、位相比較器の出力が邪魔し合わない、ロック外れがない、電力消費量が少ないＰＬＬ装置を提供する。

【０００６】

【課題を解決するための手段】上記課題を解決するために、請求項１の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し各帰還信号を出力する複数の可変分周器と、各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、少なくとも１つの前記位相比較器がロックしたと判定すると、ロックした前記位相比較器を出力させ続け、他の前記位相比較器の出力を開放する。

【０００７】請求項２の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し各帰還信号を出力する複数の可変分周器と、各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、少なくとも１つの前記位相比較器がロックに近い状態と判定すると、どれか１つの前記位相比較器を出力させ続け、他の前記位相比較器の出力を開放する。

【０００８】請求項３の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し各帰還信号を出力する複数の可変分周器と、各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、スタート信号又は周波数変更コマンドが入力してから所定時間経過後に、１つの前記位相比較器を出力させ続け、
他の前記位相比較器の出力を開放する。

【０００９】請求項４の本発明では、前記制御部は、出力し続ける前記位相比較器に接続された前記可変分周器を動作させ続け、他の前記可変分周器の動作を停止する。

【００１０】請求項５の本発明では、各前記位相比較器の出力により、ロック状態又はロックに近い状態である事を検出し、前記制御部に出力する各検出器を、各前記位相比較器に接続させた。

【００１１】請求項６の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し、帰還信号を出力する単数又は複数の可変分周器と、各前記基準信号と前記帰還信号を位相比較し、複数の位相比較信号を出力する単数又は複数の位相比較器とを備え、複数の前記位相比較信号を出力させロック前に、単一の前記位相比較信号に切換えて出力させる。

【００１２】請求項７の本発明では、ロック直前に、前記切換えを行う。

【００１３】請求項８の本発明では、前記出力信号の周波数が、ロック時に於ける出力信号の周波数又は設定周波数に対し、７０％ないし９５％に達した時、前記切換えを行う。

【００１４】

【発明の実施の形態】以下に、本発明の実施の形態１に係るＰＬＬ装置１を図１のブロック図に従い説明する。
図１に於て、基準発振器２は、基準信号ＦＲ１を出力する。 遅延回路３、４、５は、基準信号ＦＲ１に応答し、
各々、位相が互いに異なる複数の基準信号ＦＲ２、ＦＲ
３、ＦＲ４を発生する。 これらの基準発振器２と、遅延回路３と４と５とにより、（基準信号）発生手段６が構成されている。

【００１５】より具体的には、基準信号ＦＲ１は位相比較器７に入力される。 遅延回路３は基準信号ＦＲ１を１
／４周期だけ遅延させ、それを基準信号ＦＲ２として、
位相比較器８へ出力する。 遅延回路４は、基準信号ＦＲ
１を１／２周期だけ遅延させそれを基準信号ＦＲ３として、位相比較器９へ出力する。 遅延回路５は、基準信号ＦＲ１を３／４周期だけ遅延させ、それを基準信号ＦＲ
４として、位相比較器１０へ出力する。

【００１６】可変分周器１１、１２、１３、１４の各入力側は共に、電圧制御発振器１５の出力側に接続され、
整数の分周比にて、分周するものである。

【００１７】位相比較器７は、可変分周器１１の出力（帰還信号ＦＶ１）の位相および周波数と、基準信号Ｆ
Ｒ１の位相および周波数を比較する。 位相比較器７は上記比較の結果、２個の出力端子（図示せず）に各々、ポンプアップ信号とポンプダウン信号を出力する。 検出器７ａはアンドゲート等から成り、ポンプアップ信号とポンプダウン信号のアンドをとり、端子ａとｅを介し、その信号（検出信号）をマイコン（マイクロコンピュータ）１６へ出力する。 チャージポンプ１７はポンプアップ信号およびポンプダウン信号が入力され、誤差信号Ｅ
Ｒ１を出力する。

【００１８】同様に、位相比較器８は可変分周器１２の帰還信号ＦＶ２の位相および周波数と、基準信号ＦＲ２
の位相および周波数を比較する。 位相比較器９は上記比較の結果、ポンプアップ信号とポンプダウン信号を検出器７ｂへ出力し、検出器７ｂは上記両信号のアンドをとり、端子ｂとｆを介してマイコン１６へ出力する。 チャージポンプ１８は上記両信号が入力され、誤差信号ＥＲ
２を出力する。

【００１９】また、位相比較器９は、可変分周器１３の帰還信号ＦＶ３の位相および周波数と、基準信号ＦＲ３
の位相および周波数を比較する。 位相比較器９は上記比較の結果、ポンプアップ信号とポンプダウン信号を検出器７ｃへ出力し、検出器７ｃは上記両信号のアンドをとり、端子ｃとｇを介してマイコン１６へ出力する。 チャージポンプ１９は上記両信号が入力され、誤差信号ＥＲ
３を出力する。

【００２０】位相比較器１０は、可変分周器１４の帰還信号ＦＶ４の位相および周波数と、基準信号ＦＲ４の位相および周波数を比較する。 位相比較器１０は上記比較の結果、ポンプアップ信号とポンプダウン信号を検出器７ｄへ出力し、検出器７ｄは上記両信号のアンドをとり、端子ｄとｈを介してマイコン１６へ出力する。 チャージポンプ２０は上記両信号が入力され、誤差信号ＥＲ
４を出力する。 この様に位相比較器７、８、９、１０は複数（上記例では、４個）の位相比較信号（ポンプアップ信号とポンプダウン信号から成る）を出力する。 各位相比較器７、８、９、１０は各基準信号ＦＲ１、ＦＲ
２、ＦＲ３、ＦＲ４と、各帰還信号ＦＶ１、ＦＶ２、Ｆ
Ｖ３、ＦＶ４とを位相比較し、その結果として、各誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４を出力する。

【００２１】ローパスフィルタ２１は位相比較器７、
８、９、１０からの誤差信号ＥＲ１、ＥＲ２、ＥＲ３、
ＥＲ４に応答して、制御電圧ＣＶを電圧制御発振器１５
へ出力する。 電圧制御発振器１５は、上記制御電圧ＣＶ
に応答して、出力信号ＶＯを発生する。

【００２２】開閉器２２、２３、２４、２５は例えばゲート等から成る。 開閉器２２は電圧制御発振器１５の出力側と、可変分周器１１の入力側との間に設けられている。 開閉器２３は、電圧制御発振器１５の出力側と、可変分周器１２の入力側との間に設けられている。 開閉器２４は、電圧制御発振器１５の出力側と、可変分周器１
３の入力側との間に設けられている。 開閉器２５は、電圧制御発振器１５の出力側と、可変分周器１４の入力側との間に設けられている。

【００２３】同様に、ゲート２６は、チャージポンプ１
７の出力側と、ローパスフィルタ２１の入力側との間に設けられている。 ゲート２７は、チャージポンプ１８の出力側と、ローパスフィルタ２１の入力側との間に設けられている。 ゲート２８は、チャージポンプ１９の出力側と、ローパスフィルタ２１の入力側との間に設けられている。 ゲート２９は、チャージポンプ２０の出力側と、ローパスフィルタ２１の入力側との間に設けられている。

【００２４】制御部３０は例えば、マイコン１６とゲート制御回路３１等から成る。 ゲート制御回路３１は、マイコン１６からの各信号と、基準信号ＦＲ１〜ＦＲ４の入力により、制御信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を出力するものであり、論理回路から成る。

【００２５】制御信号Ｇ１は、開閉器２２とゲート２６
に供給され、制御信号Ｇ２は、開閉器２３とゲート２７
に供給され、制御信号Ｇ３は、開閉器２４とゲート２８
に供給され、制御信号Ｇ４は、開閉器２５とゲート２９
に供給される。

【００２６】次に、図１ないし図２に従い、このＰＬＬ
装置１の動作を説明する。 図２はＰＬＬ装置１に用いられる各信号のタイミングチャートである。 これらの図に於て使用者が選局キーにて、例えば３００ＫＨＺの周波数を選択し、スタートキーを押し、３００ＫＨＺの出力信号ＶＯを出力し、その後、使用者が選局キーにて、例えば５００ＫＨＺの周波数に変更した例を示す。

【００２７】最初に３００ＫＨＺの出力信号ＶＯを出力している時（この時、出力信号ＶＯはロックされている）、検出器７ａ又は７ｂ又は７ｃ又は７ｄは検出信号を出力するが、上記信号はワンショットであるので、Ａ
１の時点（図２参照）では、Ｌｏ信号である。

【００２８】次に、使用者が選局キーを操作し、３００
ＫＨＺから５００ＫＨＺに変更したとする。 上記変更に従い、周波数変更コマンドは、ゲート制御回路３１へ入力される。 この時、上記コマンドはワンショット型に形成されているので、短時間Ｈｉ信号となり、その後Ｌｏ
信号となる（図２のＡ２を参照）。

【００２９】この時、ゲート制御回路３１が出力する制御信号Ｇ１はＨｉ信号からＬｏ信号に切換わり、切換って所定時間経過するまで、Ｌｏ状態に維持される（図２
のＡ４を参照）。 同様に、リセット信号が出力されてから（図２のＡ３）、所定時間の間、制御信号Ｇ２、Ｇ
３、Ｇ４はＬｏ状態に維持される（図２のＡ５、Ａ６、
Ａ７を参照）。 この時、開閉器２２、２３、２４、２５
は閉じるので、各可変分周器１１、１２、１３、１４
へ、出力信号ＶＯは出力されなくなる。 そして、分周器１１、１２、１３、１４は、カウント動作を停止し、かつカウント値を所定値（例えば０）に設定する。

【００３０】またゲート２６、２７、２８、２９も閉じるので、誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４は、
ローパスフィルタ２１へ出力されない。 この様に、制御部３０は、各可変分周器１１〜１４が分周動作を開始する前に、各可変分周器１１〜１４をリセットする。

【００３１】そして、ゲート制御回路３１により、基準信号ＦＲ１の立上り（Ａ８）に応じて、制御信号Ｇ１は立上り（Ａ９）、開閉器２２は開成を開始し、出力信号ＶＯは可変分周器１１へ出力され可変分周器１１は分周動作を開始する。 また上記制御信号Ｇ１の立上り（Ａ
９）に従い、ゲート２６は開き、位相比較器７は、可変分周器１１により分周された出力信号ＶＯ、即ち帰還信号ＦＶ１と、基準信号ＦＲ１とを位相比較し（図２のＡ
１６を参照）、誤差信号ＥＲ１を出力する。

【００３２】同様に、基準信号ＦＲ２の立上り（Ａ１
０）に応じて、制御信号Ｇ２は立上り（Ａ１１）、開閉器２３は開成を開始し、出力信号ＶＯは可変分周器１２
へ出力され、可変分周器１２は分周動作を開始する。 また、制御信号Ｇ２の立上り（Ａ１１）に従い、ゲート２
７は開き、位相比較器８は、可変分周器１２により分周された出力信号ＶＯ、即ち帰還信号ＦＶ２と、基準信号ＦＲ２とを位相比較し（図２のＡ１７を参照）、誤差信号ＥＲ２を出力する。

【００３３】また、基準信号ＦＲ３立上り（Ａ１２）に応じて、制御信号Ｇ３は立上り（Ａ１３）、開閉器２４
は開成を形成し、出力信号ＶＯは可変分周器１３へ出力され、可変分周器１３は分周動作を開始する。 また、制御信号Ｇ３の立上り（Ａ１３）に従い、ゲート２８は開き、位相比較器９は、帰還信号ＦＶ３と、基準信号ＦＲ
３とを位相比較し（図２のＡ１８を参照）、誤差信号Ｅ
Ｒ３を出力する。

【００３４】更に、基準信号ＦＲ４の立上り（Ａ１４）
に応じて、制御信号Ｇ４は立上り（Ａ１５）、開閉器２
５は開成を形成し、出力信号ＶＯは可変分周器１４へ出力され、可変分周器１４は分周動作を開始する。 また、
制御信号Ｇ４の立上り（Ａ１５）に従い、ゲート２９は開き、位相比較器１０は帰還信号ＦＶ４と、基準信号Ｆ
Ｒ４とを位相比較し（図２のＡ１９を参照）、誤差信号ＥＲ４を出力する。

【００３５】この様に、制御部３０は、各基準信号ＦＲ
１〜ＦＲ４の位相（例えば立上りＡ８、Ａ１０、Ａ１
２、Ａ１４等）に合せて、各可変分周器１１〜１４の分周動作を開始させる。

【００３６】また上述した様に、基準発振器２は基準周波数ＦＲ（周期ＴＲ＝１／ＦＲ）を持つ基準信号ＦＲ１
を発生する。 そして、遅延回路３、４、５により、基準信号ＦＲ２、ＦＲ３、ＦＲ４は、基準信号ＦＲ１に対し、各々、１／４周期（ＴＲ／４）ずつ順次遅延して形成されたものである。

【００３７】そして、各可変分周器１１、１２、１３、
１４の分周動作開始は、各基準信号ＦＲ１，ＦＲ２、Ｆ
Ｒ３、ＦＲ４の位相に合わせられている。 故に、上記分周動作開始時は、各々、ＴＲ／４ずつ順次遅延されたものとなり、各位相比較器７、８、９、１０に於ける位相比較タイミングは、各々、略ＴＲ／４ずつ遅延されたものとなる。

【００３８】この様に、各基準信号ＦＲ１〜ＦＲ４の位相に合せて、各可変分周器１１〜１４の分周動作を開始させる事により、各位相比較器７〜１０の位相比較タイミングは、略等間隔となり、正確な位相比較ができる。

【００３９】また、この様に基準信号ＦＲ１〜ＦＲ４は各々、位相が異なる（例えば上記説明では、互いにπ／
２ずつ、位相がずれている）ものであり、各基準信号Ｆ
Ｒ１〜ＦＲ４毎に位相比較を行なう。 その結果、基準信号ＦＲ１の１周期（ＴＲ）の間に、位相比較を複数回（上記説明では、Ａ１６、Ａ１７、Ａ１８、Ａ１９の４
回）行なう事となり、従来のロックアップ時間の約１／
４倍に短縮される。

【００４０】更に、時間が経過し、上述の位相比較が繰り返されると（図２のＡ２０、Ａ２１、Ａ２２、Ａ２３
を参照）、出力信号ＶＯは、設定周波数に到達する（ロックする）。 この時、位相比較器７、８、９、１０のどれか１つに接続された検出器７ａと７ｂと７ｃと７ｄ
が、マイコン１６に対し、検出信号を出力する。 例えば、検出器７ａがロックを検出したとする。 マイコン１
６はゲート制御回路３１に対しロック検出信号を出力する（図２のＡ２５を参照、ロック検出信号はワンショット型である）。

【００４１】この時に、制御信号Ｇ２、Ｇ３、Ｇ４はＬ
ｏ信号となる（図２のＡ２６、Ａ２７、Ａ２８を参照）。 また、制御信号Ｇ１はＨｉであり、Ｈｉ状態が維持される（図２のＡ２５を参照）。

【００４２】その結果、開閉器２３、２４、２５は閉じ、可変分周器１２、１３、１４は分周動作を停止する。 この時、制御信号Ｇ２、Ｇ３、Ｇ４により制御されているゲート２７、２８、２９も閉じる。 即ち、位相比較器２７、２８、２９の出力は開放される。 その結果、
誤差信号ＥＲ２、ＥＲ３、ＥＲ４はローパスフィルタ２
１へ出力されない。 この様に、ロック検出後に、可変分周器１２、１３、１４は分周動作を停止する事により、
電力消費量を少なくできる。

【００４３】また、制御信号Ｇ１はＨｉ状態に維持されているので、開閉器２２とゲート２６は継続して開状態となり、可変分周器１１は分周動作を継続する。 そして、位相比較器７は可変分周器１１が出力する帰還信号ＦＶ１と、基準信号ＦＲ１を位相比較する（図２のＡ２
９、Ａ３０を参照）。

【００４４】この時、制御信号Ｇ１により制御されるゲート２６は開いているので、チャージポンプ１７はローパスフィルタ２１に対し、誤差信号ＥＲ１を出力する。
ローパスフィルタ２１は電圧制御発振器１５へ制御信号ＣＶを出力し、電圧制御発振器１５は、設定周波数となった出力信号ＶＯを出力し続ける。 即ち、ロックした位相比較器７は、出力し続ける。

【００４５】上述の内容をまとめる。 位相比較器７、
８、９、１０に接続された検出器７ａと７ｂと７ｃと７
ｄの内、少なくとも１つの（例えば７ａ）がロックを検出したとする。 検出器７ａは、制御部３０のマイコン１
６に対して、ロック検出信号を出力する。

【００４６】制御部３０は、上記ロック検出信号に応じて、ロックした位相比較器７を出力させ続け（図２のＡ
２５を参照）、他の位相比較器８、９、１０の出力を開放する（図２のＡ２６、Ａ２７、Ａ２８を参照）。

【００４７】上記動作と共に、制御部３０は、出力し続ける位相比較器７に接続された可変分周器１１のみの分周動作を継続させる。 そして制御部３０は、他の可変分周器１２、１３、１４の分周動作を停止させる。

【００４８】次に、本発明の実施の形態２に係るＰＬＬ
装置３２を説明する。 ＰＬＬ装置３２は、例えば、ＰＬ
Ｌ装置１とは、制御部３０（詳しくはマイコン１６）の制御内容が異なる。 ＰＬＬ装置３２に於て、他の部品はＰＬＬ装置１のものと同一である。

【００４９】ＰＬＬ装置３２において、スタート信号が入力されると、所定時間後、開閉器２２、２３、２４、
２５と、ゲート２６、２７、２８、２９が開成する。 その結果、可変分周器１１、１２、１３、１４が電圧制御発振器１５の出力信号ＶＯを分周し、各帰還信号を出力する。 位相比較器７、８、９、１０は、初め、各帰還信号と各基準信号を位相比較し、複数の位相比較信号を出力し、ローパスフィルタ２１に対して、チャージポンプ１７、１８、１９、２０を介して、誤差信号を出力する。

【００５０】この時、検出器７ａ、７ｂ、７ｃ、７ｄは各々、位相比較器７、８、９、１０が出力する各ポンプアップ信号、ポンプダウン信号のアンドをとり、アンドをとられた各検出信号をマイコン１６へ出力する。

【００５１】この様にして、上記位相比較が繰り返され、電圧制御発振器１５の出力（出力信号）ＶＯは、設定周波数Ｄに近づく（図３のＥを参照）。

【００５２】なお、図３は、本ＰＬＬ装置３２に於ける、出力信号ＶＯの立上り特性を示し横軸は経過時間を示し、縦軸は出力信号ＶＯの周波数を示す。

【００５３】更に、上記位相比較が繰り返されると、出力信号ＶＯはオーバーシュート（図３のＦを参照）、ダウンシュートし（図３のＧを参照）、再び、上昇する。

【００５４】そして、上記位相比較が繰り返されると、
検出器７ａ、７ｂ、７ｃ、７ｄの少なくともどれか１つが出力する検出信号は、しきい値に到達する（図３に於て、経過時間がＨになった時）。

【００５５】マイコン１６は、ロック時に於ける、電圧制御発振器１５の出力信号ＶＯの周波数Ｄ１の９０％を設定値として演算し、その設定値に対応する信号を、しきい値として演算する。

【００５６】上記例では、例えば、検出器７ｂは、上記しきい値に到達した検出信号をマイコン１６へ出力したとする。 他の検出器７ａ、７ｂ、７ｃ、７ｄの検出信号は、しきい値に達していないとする。 これにより、制御部３０は、少なくとも１つの位相比較器（上記例では、
位相比較器８）がロックに近い状態（別な表現では、ロック前の状態という）にあると、判定する。

【００５７】この判定により、経過時間Ｈ（図３を参照）に於て、制御部３０は、位相比較器７、８、９、１
０が出力する複数（例えば４個）の位相比較信号を、単一の位相比較信号に切換えて出力させる。 即ち、制御部３０は、どれか１つの位相比較器（例えば位相比較器１
０、望ましくは、ロック近い状態にあると判定された位相比較器８）を出力させ続ける。

【００５８】具体的には、制御部３０は、Ｈｉとなる制御信号Ｇ４を出力し続け、ゲート２９を開き続ける。 また制御部３０は、Ｌｏとなる制御信号Ｇ１、Ｇ２、Ｇ３
を出力し、ゲート２６、２７、２８を閉じる。 その結果、他の位相比較器７、８、９の出力は開放する。

【００５９】上記動作と共に制御部３０は、出力し続ける位相比較器１０に接続された可変分周器１４のみの分周動作を継続させる。 そして制御部３０は、他の可変分周器１１、１２、１３の分周動作を停止させる。 即ち制御部３０は、開閉器２５のみを開き、開閉器２２、２
３、２４を閉じる。

【００６０】この様に、経過時間Ｈに於て、位相比較信号を４個から１個に切換える事により、その後のロックはスムーズに行われる。 即ち、経過時間Ｉに於て、出力信号ＶＯはロックされる。 例えば、出力信号ＶＯの周波数Ｄ１が設定周波数Ｄの±５％内に、安定して位置した時に、ロックと見なされる。

【００６１】上述の様に、切換時点Ｈをロック前に設定する事により、従来の様なロック外れＣ（図４）が生じない。 本発明者の実験によると、出力信号ＶＯの周波数が、ロック時の出力信号ＶＯの周波数Ｄ１に対し、７０
％ないし９５％に達した（但し、オーバーシュート時Ｆ
およびダウンシュート時Ｇを除く）、位相比較信号を４
個から１個に切換える事が望しい事が分った。

【００６２】本発明者の実験によると、上記割合が７０
％未満になると、切換後の周波数の乱れ（ロック外れ）
現象が頻繁に起こる事が分った。 更に、上記割合が９５
％を越えると、各位相比較器７〜１０の出力（位相比較信号）が互いに邪魔し合う現象が頻繁に起こる事が分った。

【００６３】本明細書では、「ロック前」という表現は、上記割合が７０％ないし９５％である事を示す。 更に、本発明者の実験では、上記割合が８５％ないし９５
％の時（これを本明細書では「ロック直前」と呼ぶ）
に、上記ロック外れ現象および位相比較器７〜１０の出力が互いに邪魔し合う現象が、実用上、差しつかえない程度に防止できる事が分った。 なお、上記割合は、設定周波数Ｄに対する、出力信号ＶＯの周波数の比率としても良い。

【００６４】次に、本発明の実施の形態３に係るＰＬＬ
装置３３を説明する。 ＰＬＬ装置３３は例えば、ＰＬＬ
装置１とは、制御部３０（詳しくはマイコン１６）の制御内容が異なる。 ＰＬＬ装置３３の他の部品はＰＬＬ装置１のものと同じである。

【００６５】ＰＬＬ装置３３において、スタート信号（使用者がスタートキーを押した時に出力する信号）又は周波数変更コマンドが入力されると、しばらくして、
開閉器２２、２３、２４、２５と、ゲート２６、２７、
２８、２９が開成する。 その結果、可変分周器１１、１
２、１３、１４が電圧制御発振器１５の出力信号を分周し、各帰還信号を出力する。 位相比較器７、８、９、１
０は、各帰還信号と、各基準信号を位相比較し、ローパスフィルタ２１に対し、誤差信号を出力する。 この様に、上述の位相比較が繰り返されると、出力信号ＶＯはロック状態近くになる。

【００６６】そして上記スタート信号又は周波数変更コマンドが入力してから所定時間（例えば５０ミクロン秒ないし１ミリ秒）経過すると、制御部３０は、どれか１
つの位相比較器（例えば位相比較器９）を出力させ続け、他の位相比較器７、８、１０の出力を開放する。

【００６７】即ち、この時、制御部３０は、Ｈｉとなる制御信号Ｇ３を出力し続け、ゲート２８を開き続ける。
また、制御部３０はＬｏとなる制御信号Ｇ１、Ｇ２、Ｇ
４を出力し、ゲート２６、２７、２９を閉じる。 その結果、他の位相比較器７、８、１０の出力は開放する。

【００６８】上記動作と共に制御部３０は、出力し続ける位相比較器９に接続された可変分周器１３のみの分周動作を継続させる。 そして制御部３０は、他の可変分周器１１、１２、１４の分周動作を停止させる。 即ち、制御部３０は、開閉器２４のみを開き、開閉器２２、２
３、２５を閉じる。

【００６９】また、上述した実施の形態１、２、３では、可変分周器１１〜１４および位相比較器７〜１０の数は、それぞれ４個あるが、特に限定されるものではない。 例えば４つの可変分周器１１〜１４をまとめ、時分割で可変分周器１１〜１４の各々の機能を果たす可変分周器を１つだけ設けても良い。 また、位相比較器７〜１
０をまとめ、時分割で、位相比較器７〜１０の各々の機能を果たす位相比較器を１つだけ設けても良い。

【００７０】

【発明の効果】上述の様に、請求項１の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力を分周し各帰還信号を出力する複数の可変分周器と、各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、少なくとも１つの前記位相比較器がロックしたと判定すると、ロックした前記位相比較器を出力させ続け、他の前記位相比較器の出力を開放する。 この様に、
制御部はロックしたと判定すると、少なくとも１つの位相比較器を出力させ続け、他の位相比較器の出力を開放するので、複数の位相比較器の出力が互いに邪魔する事が防止される。 故に、ロックがスムーズに行われる。 また、ロック前に基準信号の１周期の間に、位相比較を複数回行う事となり、ロックアップ時間が早くなる。

【００７１】請求項２の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力を分周し各帰還信号を出力する複数の可変分周器と、
各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、少なくとも１つの前記位相比較器がロックに近い状態と判定すると、どれか１つの前記位相比較器を出力させ続け、他の前記位相比較器の出力を開放する。 この様に、少なくとも１つの位相比較器がロックに近い状態の時に１つの位相比較器を出力させ続け、他の位相比較器の出力を開放する。 その結果出力信号の周波数が目標周波数を超える量（オーバーシュート量）が小さくなりその分だけ、
ロックアップ時間が早くなる。

【００７２】請求項３の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力を分周し各帰還信号を出力する複数の可変分周器と、
各前記基準信号と各前記帰還信号を位相比較する複数の位相比較器と、制御部とを備え、前記制御部は、スタート信号又は周波数変更コマンドが入力してから所定時間経過後に、１つの前記位相比較器を出力させ続け、他の前記位相比較器の出力を開放する。 この様に、周波数変更コマンド等が入力してから所定時間経過後に１つの位相比較器を出力させ続け、他の位相比較器の出力を開放する。 その結果複数の位相比較器の出力が互いに邪魔する事が防止され、ロックがスムーズに行われる。

【００７３】請求項４の本発明では、前記制御部は、出力し続ける前記位相比較器に接続された前記可変分周器を動作させ続け、他の前記可変分周器の動作を停止する。 この様に、他の可変分周器の動作を停止させるので、ＰＬＬ装置の中で最も電力消費量の大きい可変分周器による電力消費量が減り、電力消費の少ないＰＬＬ装置を提供する。

【００７４】請求項５の本発明では、各前記位相比較器の出力により、ロック状態又はロックに近い状態である事を検出し、前記制御部に出力する各検出器を、各前記位相比較器に接続させる。 この様に、各検出器は各位相比較器における、ロック状態または、ロックに近い状態である事を検出するので、他の位相比較器の出力を開放するタイミングを正確に設定する事ができる。

【００７５】請求項６の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力を分周し、帰還信号を出力する単数又は複数の可変分周器と、各前記基準信号と前記帰還信号を位相比較し、
複数の位相比較信号を出力する単数又は複数の位相比較器とを備え、複数の位相比較信号を出力させ、ロック前に、単一の前記位相比較信号に切換えて出力させる構成とする。 この様に、ロック前に、位相比較信号の出力を複数個から単数に切換える事により、従来から生じていた切換後の周波数の乱れ（ロック外れ）現象を防止する事ができる。

【００７６】請求項７の本発明では、ロック直前に前記切換えを行う事により、上記ロック外れ現象は、実用上、差しつかえない程度に、防止される。

【００７７】請求項８の本発明では、前記出力信号の周波数が、ロック時に於ける出力信号の周波数又は設定周波数に対し、７０％ないし９５％に達した時、前記切換えを行う。 この構成により、上記ロック外れ現象および各位相比較器の出力が互いに邪魔し合う現象を防止できる。 その結果、安定して、ロックアップ時間の短いＰＬ
Ｌ装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＰＬＬ装置１のブロック図である。

【図２】上記ＰＬＬ装置１に用いられる各信号のタイミングチャートである。

【図３】本発明の実施の形態２に係るＰＬＬ装置３２に於て、電圧制御発振器からの出力信号の立上り特性図である。

【図４】本発明に対する比較例としてのＰＬＬ装置に於て、電圧制御発振器からの出力信号の立上り特性図である。

【符号の説明】

６ 発生手段 ７、８、９、１０ 位相比較器 １１、１２、１３、１４ 可変分周器 １５ 電圧制御発振器 ３０ 制御部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB10 CC01 CC30 CC53 CC58 DD09 DD32 EE08 GG04 HH10 KK03 KK29 KK40 PP03 QQ09 QQ10 RR12 RR20 RR21