【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase L
ocked Loop；位相同期ループ）回路に関し、特に、記録媒体から読み出された信号と同期したクロック信号の生成に用いて好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】ディジタル記録方式で情報が記録された記録ディスクからデータを再生する装置において、再生クロックとなるデータ読み取りクロックを用いて、記録ディスクに記録されたデータの読み取りを行う際に、データとデータ読み取り用クロックとの同期をとるために、ＰＬＬ回路が用いられている。

【０００３】図１２は、従来のデータ読み取り装置（再生装置）の構成の一例を示す図である。 図１２を参照すると、記録ディスク４０１からデータを読みとる光学ヘッド４０２と、光学ヘッド４０２から読み取られたデータから再生ＲＦ信号、フォーカス誤差信号及びトラッキング誤差信号を生成するアンプ（プリアンプ）４０４
と、アンプ４０４からの再生ＲＦ信号の雑音除去及び波形等化を行うフィルタ回路（等化器）４０６と、再生Ｒ
Ｆ信号を“１”、“０”に２値化する２値化回路４０７
と、２値化されたデータに同期したクロック（ＲＤＣ
Ｋ）（「データ読み出しクロック」あるいは「データクロック」ともいう）を生成するＰＬＬ回路４０８と、データの復調を行うデコーダ（復調回路）４０９と、再生データのエラー訂正を行うエラー訂正回路４１０と、全体を制御するＣＰＵ４１１と、記録ディスク４０１を回転駆動するディスクモータ４０３と、光ヘッド４０２及びディスクモータ４０３を制御するサーボ制御装置４０
５と、を備えている。

【０００４】図１１は、図１２に示したデータ読み取り装置に用いらるＰＬＬ回路４０８の構成の一例を示す図である。

【０００５】図１１を参照すると、このＰＬＬ回路は、
入力される制御電流に応じて所定の周波数の信号を出力する電流制御発振器（current controlled oscillato
r；「ＩＣＯ」ともいう）１１０と、電流制御発振器１
１０から出力された信号の周波数を１／Ｎに分周してデータ読み取りクロック（ＲＤＣＫ）として出力する分周器１１１と、記録ディスクから読み取られたデータ信号内の同期検出パターン（シンクパターン）と、分周器１
１１から出力されたデータ読み取りクロック（ＲＤＣ
Ｋ）との位相を比較し、両者の位相誤差に応じた幅を有するパルス信号に変換して出する位相比較器１０１と、
位相比較器１０１から出力されるパルス信号を電圧に変換して出力する第１のチャージポンプ（ＣＰ）１０２
と、第１のチャージポンプ１０２から出力された電圧信号から高周波成分を阻止してノイズを遮断する第１のローパスフィルタ（ＬＰＦ）１０３と、第１のローパスフィルタ１０４の出力電圧を電流値に変換する第１の電圧電流変換器１０４と、記録ディスクから読み取られたデータ信号内の同期検出パターンと、分周器１１１から出力されたデータ読み取りクロックを用いて、データ信号に対するデータ読み取りクロックの周波数誤差を検出し、周波数誤差に応じた幅を有するパルス信号に変換して出力する周波数比較器１０５と、周波数比較器１０５
から出力されるパルス信号を電圧に変換して出力する第２のチャージポンプ（ＣＰ）１０６と、第２のチャージポンプ１０６から出力された電圧信号から高周波成分を阻止してノイズを遮断する第２のローパスフィルタ（Ｌ
ＰＦ）１０７と、第２のローパスフィルタ１０７の出力電圧を電流値に変換する第２の電圧電流変換器１０８
と、第１、及び第２の電圧電流変換器１０４、１０８の出力電流を合成して出力する電流加算器（合成器）１０
９と、を備え、電流加算器１０９で加算された電流が、
制御電流として、電流制御発振器１１０に入力されている。

【０００６】図１１に示したＰＬＬ回路においては、周波数比較器１０５、第２のチャージポンプ１０６、第２
のローパスフィルタ１０６、第２の電圧電流変換器１０
８、加算器１０９、電流制御発振器１１０、分周器１１
１のループにおいて、記録ディスクから読み出された同期パターン（シンクパターン）に基づき、周波数誤差を検出することによって周波数の同期をとり、周波数同期のとれた段階で、位相比較器１０１、第１のチャージポンプ１０２、第１のローパスフィルタ１０３、第１の電圧電流変換器１０４、電流加算器１０９、電流制御発振器１１０、分周器１１１のループで、データ読み出し用クロックと入力信号（ＥＦＭ信号）との位相合わせが行われる。

【０００７】すなわち、電流制御発振器１１０からは、
記録ディスクに記録されたデータのクロックとある程度近い周波数及び位相を有する信号が出力され、分周器１
１１で１／Ｎに分周され（この場合、分周値（「分周比」ともいう）はＮ）、データ読み取りクロック（ＲＤ
ＣＫ）として出力され、分周器１１１から出力されるデータ読み取りクロック（ＲＤＣＫ）は、位相比較器１０
１及び周波数比較器１０５に帰還入力される。

【０００８】周波数比較器１０５では、記録ディスクから読み取られた同期検出パターンを用いて、データ信号に対するデータ読み取りクロックの周波数誤差が検出され、検出された誤差に基づく電圧値が第２のチャージポンプ１０６から出力され、第２のローパスフィルタ１０
７を介して高周波成分がカットされた電圧が第２の電圧電流変換器１０８で電流に変換されて加算器１０９で加算されて、制御電流として、電流制御発振器１１０に入力され、電流制御発振器１１０では、入力された制御電流に基づき所定の周波数の信号を出力する。

【０００９】電流制御発振器１１０で所定の周波数の信号が生成された後に、位相比較器１０１において、記録ディスクから読み取られたデータ信号の同期検出パターンを用いて、データ信号に対するデータ読み取りクロックの位相誤差が検出され、検出された位相誤差に応じた電圧が第１のチャージポンプ１０２から出力され、第１
のローパスフィルタ１０３、第１の電圧電流変換器１０
４を介して電流に変換され、電流加算器１０９で、第２
の電圧電流変換回路１０８からの電流と加算された電流が制御電流として、電流制御発振器１１０に入力され、
電流制御発振器１１０では、記録ディスクから読み出されたデータ信号と位相の合った、すなわち同期のとれたデータ読み取りクロックが生成される。

【００１０】上記した一連の動作により、データ読み取りクロック（ＲＤＣＫ）の記録ディスクに記録されたデータに対する同期制御が行われる。

【００１１】記録ディスクにおいては、記録ディスクに記録されたデータとデータ読み取りクロックとの同期制御を行うため、例えば図１３（ａ）に模式的に示すように、１フレーム毎にシンクパターンが設けられており、
ＣＤ−ＲＯＭではＥＦＭ（Eight to Fourteen Modul
ation；８−１４変換変調）信号方式、ＤＶＤ（Digital
Versatile Disk）ではＥＦＭｐｌｕｓ符号が用いられている。

【００１２】ＥＦＭ信号方式においては、図１３（ｂ）
に示すように、シンクパターンは、最大反転間隔（１１
Ｔ：Ｔはチャンネルビット長）が２回連続する信号であり、データ信号は、記録ディスクのピット長とピット間隔によって「１１Ｔ」以下となっており、データ読み取りクロックによって信号の立ち上がりから次の立ち上がりから立ち下がりから次の立ち下がりまでを計測し、計測値が「２２」であった場合、シンクパターンと判断している。

【００１３】一方、ＥＦＭｐｌｕｓ信号方式では、例えば図１３（ｃ）に示すように、シンクパターンは１４Ｔ
と４Ｔとの反転間隔を有する信号とされており、シンクパターン１周期の１８Ｔの間に「１」が９回続き、
「０」が９回続く９Ｔ＋９Ｔや、「１」が１０回続き、
その後「０」が８回続く１０Ｔ＋８Ｔといったデータ信号も含まれている可能性があるため、データ読み取りクロックによって、信号の立ち上がりから次の立ち上がり、または立ち下がりから次の立ち下がりまでを計測し、計測値が「１８」であった場合でも、直ちに、シンクパターンと判断することはできない。 このため、データ読み取りクロックによって、信号の立ち上がりから立ち下がり、または立ち下がりから立ち上がりまでを計測し、計測値が「１４」の場合、データ読み取りクロックによって、その後の信号の立ち上がり又は立ち下がりまでを、さらに計測し、計測結果に基づき、周波数誤差を検出している。

【００１４】データ読み取りクロックによって、ＥＦＭ
ｐｌｕｓ信号の立ち上がりから立ち下がりまで、または立ち下がりから立ち上がりまでを計測し、計測値が「１
４」以外の場合、その計測値に基づいた互いに異なる幅を有するパルス信号が周波数誤差信号として出力される。 一方、計測値が「１４」となった場合、データ読み取りクロックによって、その後の信号の立ち上がり又は立ち下がりまでを計測し、この計測結果に基づき、互いに異なる幅を有するパルス信号が周波数誤差信号として出力され、出力された周波数誤差信号は第２のチャージポンプ１０６で電圧に変換されて、第２の低域通過フィルタ１０７、第２の電圧電流変換器１０８、電流加算器１０９を介して、制御電流が電流制御発振器１１０に供給され、所定の周波数の信号が出力される。

【００１５】ＥＦＭｐｌｕｓ信号の立ち上がりから立ち下がりまで、または立ち下がりから立ち上がりまでを計測し、計測値が「１４」となった場合で、その後の信号の立ち上がり又は立ち下がりまでの計測値が「４」の場合、周波数誤差信号はセンター値を出力し、データ読み取りクロックとＥＦＭｐｌｕｓ信号との周波数が同期していることになる。

【００１６】そして周波数誤差信号がセンター値を出力し、データ読み取りクロックとＥＦＭｐｌｕｓ信号の周波数が同期したのち、第２の電圧電流変換器１０８からの出力電流値をオフセット電流として、位相比較器１０
１におけるデータ読み取りクロックとＥＦＭｐｌｕｓ信号のエッジ比較により位相誤差の検出が行われ、第１の低域通過フィルタ１０３、第１の電圧電流変換器１０
４、電流加算器１０９、電流制御発振器１１０、分周器１１１のループによって、データ読み取りクロックとＥ
ＦＭｐｌｕｓ信号の位相が同期（ロック）するように引き込み動作が行われる。 その際、分周器１１１の分周値は、周波数同期時の値に固定されている。 なお、図１
２、図１３等についての詳細は、本願出願人による特許出願である特願平１０−１８８５６号（本願出願時未公開）等の記載が参照される。

【００１７】ところで、記録ディスクの回転は、ＣＬＶ
（Constant Linear Velocity；線速度一定）とされるＣＬＶサーボ制御が行われている。 音楽用のＣＤ（comp
actdisk）を再生する再生装置ではディスクの回転速度が比較的低速とされており、ディスク径方向の位置での回転速度差が小さい。 すなわち、ＣＤの内周及び外周のデータクロックの周波数範囲も大きくない。 このため、
例えばシーク後の新たなアドレス位置でＣＬＶ速度の調整を行った後、ＥＦＭ信号に対し、ＰＬＬ回路４０８でデータ読み取りクロックの引き込みを行い、ロック状態となるまでの時間はさほど長くなく、シーク時間に大きく影響することはない。

【００１８】

【発明が解決しようとする課題】近時、情報処理装置の記憶媒体として用いられるＣＤ−ＲＯＭ、ＤＶＤ等では、転送レートを上げるため、４倍速、８倍速、１６倍速、３２倍速といった回転速度での高速読み出しが行われる。

【００１９】記録ディスクが、ＣＡＶ（Constant Angu
lar Velocity；回転速度が一定）で回転しているとき、例えば１２ｃｍのディスクの場合、その内周の線速度に対して外周の線速度は２．５倍となる。 一例として、８倍速ＣＡＶの場合、図１０（ａ）に示すように、
データ読み取りクロックは、内周では、８３．７１２Ｍ
Ｈｚ、外周では、２０９．２８ＭＨｚとなり、分周器１
１１の分周値（分周比）が例えば「１」に固定の場合、
電流制御発振器１１０は、内周から外周までの間で２．
５倍の発振周波数範囲が必要とされている。

【００２０】この場合、分周器１１１の分周値が固定のまま、データ読み出しクロック（ＲＤＣＫ）のクロックレートが変わるため、電流制御発振器１１０の発振周波数範囲を広く（例えばｆ _max ／ｆ _min ＝２．５倍以上）設計する必要がある。

【００２１】その理由は、電流制御発振器１１０の発振範囲が狭い場合（すなわち、ｆ _max ／ｆ _min ＝２．５未満の場合）、記録ディスクから読み出されるクロック周波数が発振器の発振範囲を超えるため、ＰＬＬがロックしなくなるためである。

【００２２】記録ディスクから読み出される読み出し信号に同期したクロックを短時間に生成するＰＬＬ回路として、例えば特開平１０−６９７３３号公報には、記録ディスクから読み出されるＥＭＦ信号を基準クロックを用いて周波数を計測し、計測値に応じた電圧値を、ループフィルタの出力に加算して電圧制御発振器に制御電圧として供給し、電圧制御発振器の発振周波数を可変させるようにした構成が提案されている。 このように、上記特開平１０−６９７３３号公報に記載される構成は、電圧制御型発振器の発振周波数範囲を広く設計するものである。

【００２３】しかしながら、ＰＬＬ回路の周波数可変範囲の拡大を図るべく、電流制御発振器１１０の発振周波数の可変範囲を大きくした場合、リニアリティの保証された発振器を構成することは著しく困難となる。

【００２４】そして、例えば周波数可変範囲の下限において、電流制御発振器１１０のリングオシレータを構成するインバータが反転しなくなり電流制御発振器１１０
は発振を停止する場合さえ起こり得る。

【００２５】一方、リニアリティに劣る電流制御発振器を用いたＰＬＬ回路では、データ読み出しクロックにＥ
ＦＭ信号を正しく位相同期させることが困難となる。

【００２６】さらにＰＬＬ回路の電流制御発振器の周波数可変範囲を拡大した場合、ＰＬＬ回路の引き込み時間が増大する、という問題点を有している。

【００２７】ＰＬＬ回路の周波数可変範囲の拡大を図るべく、ＰＬＬ回路に、互いに異なる中心周波数を持つ電圧制御発振器を複数備え、選択器でこのうちの一つを選択するようにしたＰＬＬ回路が、例えば特開平６−１０
４７４８号公報に提案されている。 しかしながら、かかる構成は、回路規模の増大、消費電流の増大を招き、実用上好ましい構成とはいえない。

【００２８】そして、ＰＬＬ回路の分周器１１１を可変型とし、データ読み取り装置（再生装置）のＣＰＵ４１
１（図１２参照）、あるいは、データ読み取り装置が接続される上位装置のコンピュータで実行されるソフトウェア制御により、分周器１１１の分周比の設定を行う場合において、ソフトウェア側からは、ＰＬＬロックの際の発振周波数を直接見ることはできず、分周器４１１に対して、最適な分周値を直接設定することはできない。

【００２９】このため、記録ディスク４０１からの読み出し時に、誤り訂正回路４１０において、誤り訂正不能なエラーが連続して複数ブロックにわたって発生した場合（バーストエラー発生時）等に、分周器４１１の分周値を可変させることで、データの再読み出し（リトライ処理）を行い、このようにして、データの読み出しが行えるまで分周器の分周値の設定を試行することになる。

【００３０】しかしながら、かかるソフトウェアによる制御は、アクセスの時間が長くなるとともに、ソフトウェアの負担も増し、効率が悪い。

【００３１】また、例えば特開平７−３０３０４２号公報には、周波数変更のタイミングのオーバーシュートを少なくして高速周波数切り換えができるＰＬＬ周波数シンセサイザとして、位相比較器、ループフィルタ、電圧制御発振器、可変周波数分周器を備えたＰＬＬ回路において、電圧制御発振器の出力を入力しその波の数をカウントするカウンタと、カウンタの出力を保持するレジスタと、レジスタの値が記憶回路の周波数とを比較するデータ比較器と、演算器とを備え、はじめに目的の周波数よりも低い周波数を出力するような分周数を可変周波数分周器に指示し、電圧制御発振器の出力が所定の周波数になったら可変周波数分周器に指示する分周数に変更して、目的の周波数に応じた分周数にするようにした構成が開示されている。 上記特開平７−３０３０４２号公報に記載されている構成は、カウンタで、電圧制御発振器の出力信号を直接カウントし、所定の計数値に達しているか否かを判定するだけのものである。

【００３２】したがって本発明は、上記問題点に鑑みてなされたものであって、その目的は、発振器の発振周波数の範囲を拡げることなく、入力信号の周波数の変化に対応可能なＰＬＬ回路及び該ＰＬＬ回路を備えたデータ読み取り装置を提供することにある。 これ以外の本発明の目的、特徴、利点等は、以下の説明から当業者には直ちに明らかとされるであろう。

【００３３】

【課題を解決するための手段】前記目的を達成する本発明は、位相比較器の出力に応じた制御電圧又は制御電流に応じて発振周波数が可変される発振器の出力を分周値可変型の分周器を介して位相比較器に帰還入力し入力信号との位相差を検出するＰＬＬ回路において、前記入力信号、もしくは発振器の出力の周期の測定結果に応じて、前記分周器の分周値を可変に設定する手段を備えたたものである。

【００３４】本発明は、制御電流を入力と前記制御電流に応じた周波数のクロック信号を生成出力する電流制御発振器と、分周値が可変に設定され、前記電流制御発振器からのクロック信号を分周する分周器と、入力信号と前記分周器から出力されるクロック信号とを入力としこれらの信号の位相差に対応した電圧を出力する位相比較部と、前記入力信号と前記分周器から出力されるクロック信号とを入力とし、前記入力信号の同期パターンを前記分周器から出力されるクロック信号で計測することで周波数誤差を検出し、前記周波数誤差に応じた誤差電圧を出力する周波数比較部と、前記位相比較部からの出力電圧を入力とする第１の低域通過フィルタと、前記周波数比較部からの出力電圧を入力とする第２の低域通過フィルタと、前記第１の低域通過フィルタの出力電圧を電流に変換する第１の電圧電流変換回路と、前記第２の低域通過フィルタの出力電圧を電流に変換する第２の電圧電流変換回路と、前記第１の電圧電流変換回路と前記第２の電圧電流変換回路から出力される電流値が合成されて、前記電流制御発振器の制御電流として入力され、前記電流制御発振器の出力信号の周期を測定する周波数測定回路と、前記周波数測定回路の測定結果に基づき、前記発振器の発振周波数範囲内で、ＰＬＬ回路がロックするように、前記分周器の分周値を可変させる分周判定回路と、を備える。

【００３５】

【発明の実施の形態】本発明の実施の形態について説明する。 本発明は、図１を参照すると、その好ましい一実施の形態において、入力信号（ＩＮ）を一の入力端に入力する位相比較器（１）と、位相比較器（１）の出力電圧を入力とする低域通過フィルタ（「ループフィルタ」
という）（２）と、このループフィルタ（２）の出力電圧に基づき発振周波数が可変に設定される電圧制御発振器（Voltage Controlled Oscillator；「ＶＣＯ」ともいう）（３）と、電圧制御発振器（３）の出力信号を分周し、位相比較器（１）の他の入力端に供給する分周器（４）と、を備え、分周器（４）は分周値が可変に設定可能とされており、さらに、入力信号の１周期分の長さを計数する周波数測定回路（５）と、周波数測定回路（５）の測定結果に基づき、入力信号周波数を測定して前記分周器の分周値を決定し前記分周器の分周値を可変させる分周判定回路（６）と、を備える。

【００３６】また本発明は、その好ましい第２の実施の形態において、図２を参照すると、電圧制御発振器（３）の出力の１周期分の長さを計数する周波数測定回路（５）と、周波数測定回路（５）の測定結果に基づき前記分周器の分周値を決定し前記分周器の分周値を可変させる分周判定回路（６）と、を備える。

【００３７】なお、上記各実施の形態において、電圧制御発振器（３）は、ループフィルタ（２）の出力電圧を入力して電流に変換する電圧電流変換器（３１）と、電圧電流変換器からの電流出力を制御電流として入力する電流制御発振器（３２）とを備えた構成としてもよい。

【００３８】本発明の第３の実施の形態は、図３を参照すると、記録ディスク等から読み出される読み出し信号に同期したクロックを生成するＰＬＬ回路に、本発明を適用したものであり、入力される制御電圧に応じた周波数のクロック信号を生成出力する電圧制御発振器（１１
６）と、分周値が可変に設定され、電圧制御発振器（１
１６）からのクロック信号を分周する分周器（１１１）
と、入力信号と分周器（１１１）から出力されるクロック信号とを入力とし、これらの信号の位相差に対応した電圧を出力する位相比較部（位相比較器１０１とチャージポンプ１０２）と、前記入力信号と分周器（１１１）
からのクロック信号とを入力とし、前記入力信号の同期パターンを前記分周器からのクロック信号で計測することで周波数誤差を検出し前記周波数誤差に応じた誤差電圧を出力する周波数比較部（周波数比較器１０５とチャージポンプ１０６）と、位相比較部（１０１、１０２）
からの出力電圧を入力とする第１の低域通過フィルタ（１０３）と、周波数比較部（１０５、１０６）からの出力電圧を入力とする第２の低域通過フィルタ（１０
７）と、第１の低域通過フィルタ（１０３）の出力電圧と第２の低域通過フィルタ（１０７）の出力電圧とを加算する電圧加算器（１１５）と、を備え、電圧加算器（１１５）の出力電圧が電流制御発振器（１１６）の制御電流として入力され、電圧制御発振器（１１６）の出力の周期を測定する周波数測定回路（１１７）と、周波数測定回路（１１７）の測定結果に基づき、発振器（１
１６）の発振周波数範囲内で、ＰＬＬ回路がロックするように、分周器（１１１）の分周値を可変させる分周判定回路（１１３）と、を備える。 なお、上記第３の実施の形態において、電圧制御発振器（３）は、電圧電流変換器と、電圧電流変換器からの電流出力を制御電流として入力する電流制御発振器と、を備えた構成としてもよい。

【００３９】さらに本発明の第４の実施の形態は、図４
を参照すると、記録ディスク等から読み出される読み出し信号に同期したクロックを生成するＰＬＬ回路に本発明を適用したものであり、入力される制御電流に応じた周波数のクロック信号を生成出力する電流制御発振器（１１０）と、分周値が可変に設定され、電流制御発振器（１１０）からのクロック信号を分周する分周器（１
１１）と、入力信号と分周器（１１１）から出力されるクロック信号とを入力とし、これらの信号の位相差に対応した電圧を出力する位相比較部（１０１、１０２）
と、入力信号と前記分周器（１１１）からのクロック信号とを入力とし、前記入力信号の同期パターンを前記分周器（１１１）からのクロック信号で計測することで周波数誤差を検出し前記周波数誤差に応じた誤差電圧を出力する周波数比較部（１０５、１０６）と、位相比較部（１０１、１０２）からの出力電圧を入力とする第１の低域通過フィルタ（１０３）と、周波数比較部（１０
５、１０６）からの出力電圧を入力とする第２の低域通過フィルタ（１０７）と、第１の低域通過フィルタ（１
０３）の出力電圧を電流に変換する第１の電圧電流変換回路（１０４）と、第２の低域通過フィルタ（１０７）
の出力電圧を電流に変換する第２の電圧電流変換回路（１０８）と、を備え、第１の電圧電流変換回路（１０
４）から出力される電流と第２の電圧電流変換回路（１
０８）から出力される電流を加えた和電流が電流制御発振器（１１０）に制御電流として入力される。 そして、
周波数測定回路として、電流制御発振器（１１０）の出力信号の周期を基準クロック生成回路（１１４）からの基準クロックに基づき計数する周波数カウンタ（１１
２）を備え、周波数カウンタ（１１２）の計測結果に基づき、発振器（１１０）の発振周波数範囲内で、ＰＬＬ
回路がロックするように、分周器（１１１）の分周値を可変させる分周判定回路（１１３）を備えている。

【００４０】

【実施例】上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。

【００４１】図１は、本発明の第１の実施例をなすＰＬ
Ｌ回路の構成を示す図である。 図１を参照すると、本発明の第１の実施例のＰＬＬ回路は、入力信号（ＩＮ）を一の入力端に入力する位相比較器１と、位相比較器１で検出された位相差に対応する出力電圧から高周波成分をカットする低域通過フィルタ（「ループフィルタ」ともいう）２と、低域通過フィルタ２の出力電圧に基づき発振周波数が可変に設定される電圧制御発振器（ＶＣＯ）
３と、電圧制御発振器３の出力信号を分周して位相比較器１の他の入力端に供給する分周器４と、を備え、分周器４はその分周値（分周値「１」も含む）が可変に設定可能とされており、さらに、入力信号の周期を測定する周波数測定回路５と、周波数測定回路５の測定結果に基づき前記分周器の分周値を可変させる分周判定回路６
と、を備え、入力信号（ＩＮ）の周波数に応じて分周器４の分周値を可変に設定する。

【００４２】周波数測定回路５は、周波数測定回路５に内蔵される不図示の分周器で、入力信号（ＩＮ）を分周した信号について、その立ち上がりエッジから次の立ち上がりエッジまでの期間（１周期）、または立ち下がりエッジから次の立ち下がりエッジまでの期間（１周期）、不図示の基準クロックをカウントすることで、１
周期に対応した基準クロックのパルスカウントを取得して、周波数の測定を行う。

【００４３】あるいは、周波数測定回路５は、入力信号（ＩＮ）の立ち上がりエッジから次の立ち上がりエッジまでの１周期、または立ち下がりエッジから次の立ち下がりエッジまでの１周期の間、オンとされるスイッチを介して定電流源からの電流でコンデンサを充電し、１周期経過時点でのコンデンサの端子電圧を、Ａ／Ｄ（アナログ・ディジタル）変換することで、１周期の長さに対応した計数値を求めるように構成してもよい。 周波数測定回路５の構成については後に詳述される。

【００４４】分周判定回路６は、測定された入力信号の周波数に基づき、電圧制御発振器３の発振周波数範囲から、ロック可能な発振周波数となる分周値を求め、分周器４の分周値を自動設定する。

【００４５】本発明の第１の実施例のＰＬＬ回路は、例えば、入力された信号からクロックを抽出する回路等に用いられ、入力信号（ＩＮ）の周波数レンジが、例えばｆ〜８ｆにわたるとき、電圧制御発振器３の周波数範囲を４ｆ〜８ｆとし、分周器４の分周値を１（分周なし）、２、４と設定することで、８ｆからｆまでの周波数範囲に位相同期できることになる。 すなわち発振周波数範囲をｆ〜８ｆとした電圧制御発振器は不要とされ、
発振周波数範囲を４ｆ〜８ｆとした電圧制御発振器を具備すればよいことになる。

【００４６】図２（ａ）は、本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例は、周波数測定回路５が、電圧制御発振器３の出力信号の周期を測定している点が、図１に示した前記第１の実施例の構成と相違している。

【００４７】周波数測定回路５は、電圧制御発振器３の出力を、周波数測定回路５に内蔵される不図示の分周器で分周した信号の立ち上がりエッジから次の立ち上がりエッジまでの１周期、又は立ち下がりエッジから次の立ち下がりエッジまでの１周期の間、不図示の基準クロックをカウントすることで、１周期に対応した基準クロックのパルスカウントを取得して、周波数の測定を行う。
あるいは、周波数測定回路５は、入力信号の立ち上がりエッジから次の立ち上がりエッジまでの１周期、または立ち下がりエッジから次の立ち下がりエッジまでの１周期分の間、オンとされるスイッチを介して定電流源からの定電流でコンデンサを充電し、１周期経過時点でのコンデンサの端子電圧を、Ａ／Ｄ（アナログ・ディジタル）変換することで、電圧制御発振器３の出力の１周期に対応した計数値を求めるように構成してもよい。

【００４８】分周判定回路６は、分周器４の現在の分周値と、周波数測定回路５で測定された電圧制御発振器３
の出力の周波数とから入力信号の周波数を求め、電圧制御発振器３の発振周波数範囲から、ロック可能な発振周波数となる分周値を求め、分周器４の分周値を自動設定する。

【００４９】本発明の第２の実施例においても、前記第１の実施例と同様、電圧制御発振器３の周波数範囲を、
入力信号周波数の全範囲に対応させる必要はなく、一部の範囲で、入力信号周波数の全範囲で位相同期可能とされる。

【００５０】なお、前記第１、第２の実施例において、
図２（ｂ）に示すように、電圧制御発振器（ＶＣＯ）３
は、低域通過フィルタ２の出力電圧を電流に変換する電圧電流変換器（Ｖ／Ｉ変換器）３１と、電圧電流変換器から出力される制御電流を入力とする電流制御発振器（ＩＣＯ）３２で構成してもよいことは勿論である。

【００５１】次に、本発明の第３の実施例として、図１
２を参照して説明した、ＣＤ−ＲＯＭ、ＤＶＤ等の記録ディスクのデータ読み取り装置に、本発明のＰＬＬ回路を適用した例について説明する。 なお、図１２に示したデータ読み取り装置については、前記した説明が参照される。

【００５２】図３は、本発明の第３の実施例の構成を示す図である。 図３を参照すると、本発明の第３の実施例は、入力される制御電圧に応じて所定の周波数のクロック信号を生成出力する電圧制御型発振器（ＶＣＯ）１１
６と、電圧制御型発振器１１６の出力を分周する分周器１１１と、入力信号（ＥＦＭ信号）と、分周器１１１の出力（ＲＤＣＫ）を入力とし、両者の位相誤差に応じた幅を有するパルス信号に変換して出する位相比較器１０
１と、位相比較器１０１から出力されるパルス信号を電圧に変換して出力する第１のチャージポンプ１０２と、
入力信号（ＥＦＭ信号）とクロック信号（ＲＤＣＫ）を入力とし、前記入力信号の同期パターン（シンクパターン）を前記クロック信号（ＲＤＣＫ）で計測することにより同期パターンの周波数誤差を検出し、周波数誤差に応じた幅を有するパルス信号に変換して出力する周波数比較器１０５と、周波数比較器１０５から出力されるパルス信号を電圧に変換して出力する第２のチャージポンプ１０６と、第１のチャージポンプ１０２の出力電圧を入力とする第１の低域通過フィルタ１０３と、第１のチャージポンプ１０６の出力電圧を入力とする第２の低域通過フィルタ１０７と、第１の低域通過フィルタ１０３
の出力電圧と、第２の低域通過フィルタ１０７の出力電圧とを加算する電圧加算器１１５と、を備え、電圧加算器１１５の出力電圧が電圧制御発振器１１６に制御電圧として入力され、電圧制御発振器３の発振周波数を測定する周波数測定回路１１７と、周波数測定回路１１７の測定結果に基づき分周器１１１の分周値を決定して設定する分周判定回路１１３と、を備え、電流制御発振器３
の発振周波数に応じて分周値を可変に設定する。 なお、
周波数比較器１０５については、例えば上記特願平１０
−１８８５６号（本願出願時未公開）等の記載が参照される。

【００５３】図５は、周波数測定回路１１７の構成の一例を示す図である。 図５を参照すると、電圧制御発振器（ＶＣＯ）１１６の出力を入力とする分周器１２１と、
分周器１２１により所定の分周値（例えば分周値１０２
４）で分周された信号を入力し、該分周された信号の立ち上がりエッジから次の立ち上がりエッジまでの期間、
もしくは該分周された信号の立ち下がりエッジから次の立ち下がりエッジまでの期間、アクティブ状態の制御信号を出力する制御信号発生回路１２２と、制御信号発生回路１２２からの制御信号がアクティブの時に、不図示の基準クロック発生回路から出力される例えば１００Ｍ
Ｈｚの周波数の基準クロックパルスを計数するカウンタ１２３とを備え、カウンタ１２３における１周期計測時点でのカウント値が、分周判定回路１１３に読み出される。 カウンタ１２３において、電圧制御発振器１１６を分周器１２１で分周した信号の１周期を計測した後、少なくとも、カウント値が分周判定回路１１３に読み出されるまでの間、制御信号発生回路１２２からのカウンタ１２３に供給される制御信号はインアクティブとされ、
カウンタ１２３はカウント動作を停止する。 周波数測定回路１１７の出力値（カウンタ１２３のカウント値）が分周判定回路１１３に読み出された後、カウンタ１２３
がリセット（ゼロクリア）され、その後、例えば、分周器１１１への分周値の設定が行われた後に、周波数測定回路１１７で周波数の計測を開始するように構成される。 また装置の電源オン時等の初期化（リセットシーケンス）時にも、カウンタ１２３はリセットされる。

【００５４】図６は、周波数測定回路１１７の構成の別の例を示す図である。 図６を参照すると、周波数測定回路１１７は、電圧制御発振回路（ＶＣＯ）１１６の出力又はこの出力を不図示の分周器で分周した信号を入力し、立ち上がりエッジから次の立ち下がりエッジの間、
もしくは立ち下がりエッジから次の立ち下がりエッジまでの間だけ、アクティブ状態の制御信号を出力する制御信号発生回路１２４と、制御信号発生回路１２４からの制御信号がアクティブのときオンするスイッチ（ＳＷ
１）１２６と、電源とスイッチ１１６の一端との間に接続された定電流源１２５と、スイッチ１２６の他端とグランド電位間に接続されたコンデンサ１２７と、コンデンサ１２７の端子電圧をアナログ入力とするＡ／Ｄ変換器１２８と、コンデンサ１２７の放電用のスイッチ（Ｓ
Ｗ２）１２９と、を備えており、Ａ／Ｄ変換器１２８のデジタル出力信号が分周判定回路１１３に入力されている。

【００５５】周期測定動作時、アクティブ状態とされる制御信号を受けて、スイッチ１２６がオンし（スイッチ１２９はオフ状態）、定電流源１２５からの定電流Ｉｃ
がコンデンサ１２７に流れ込み、コンデンサ１２７の端子電圧は上昇し、１周期経過時点で、スイッチ１２６がオフし、１周期経過時点でＡ／Ｄ変換器１２８でコンデンサ１２７の端子電圧をＡ／Ｄ変換する。 周波数測定回路１１７の出力値が分周判定回路１１３に読み出された後、スイッチ１２９がオンしてコンデンサ１２７が放電され、その後、例えば、分周器１１１への分周値の設定が行われた後に、周波数測定回路１１７で周波数の計測を開始するように構成される。

【００５６】図５、図６に示した周波数測定回路は、図１、図２に示した周波数測定回路５に適用できることは勿論である。 なお、本発明において、周波数測定回路は、図５、図６に示した構成に限定されるものではなく、１周期分の長さを測定する回路であれば任意の回路構成を用いることができる。

【００５７】分周判定回路１１３は、周波数測定回路１
１７で１周期測定した時点で、周波数測定回路１１７の出力値を読み出し、その値に基づき、分周器１１１の分周値から入力信号の周波数に換算し、分周器１１１に設定する分周値を決定する。 簡単な例で説明すると、ＰＬ
Ｌ回路がロック状態にあるとき、分周値が「１」の時、
電圧制御発振器１１６の出力周波数が元の値の２倍となった場合、周波数測定回路１１７の出力値は１／２となり、分周器１１１の分周値を「２」、すなわち電圧制御発振器１１６の出力信号を分周器１１１で１／２したものをデータ読み出しクロック（ＲＤＣＫ）として出力するように制御する。

【００５８】分周判定回路１１３では、周波数測定回路１１７の出力値（ディジタル出力信号）と、現在の分周器の分周値から入力周波数を算出し、電圧制御発振器１
１６の発振周波数範囲から、ロック可能な発振周波数となる分周値を求め、分周器１１１の分周値を設定する。
分周判定回路１１３は、周波数測定回路１１７の出力値と分周器１１１の現在の分周値を記憶するレジスタの内容から入力信号周波数を求める演算回路と、入力信号周波数に応じて分周器１１１に設定するために分周値選択信号を出力するルックアップテーブルを備えて構成される。

【００５９】分周判定回路１１３は、分周器１１１に設定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。

【００６０】次に、本発明の第３の実施例の同期制御の動作について説明する。

【００６１】ＥＦＭ信号（もしくはＥＦＭｐｌｕｓ信号）とデータ読み出し用クロック（ＲＤＣＫ）を入力とする位相比較器１０１からの位相比較結果出力を第１のチャージポンプ１０２で電圧出力し、第１のローパスフィルタ１０３で高調波成分をカットしその出力である位相同期系の出力電圧と、ＥＦＭ信号とデータ読み出し用クロック（ＲＤＣＫ）を入力とする周波数比較器１０４
の出力を受ける第２のチャージポンプ１０６の出力電圧を第２のローパスフィルタ１０７に入力し、第２のローパスフィルタ１０７の出力電圧である周波数同期系の出力電圧とを、電圧加算器１１５で加算したものを制御電圧として電圧制御発振器１１６に入力し、その出力を分周器１１１に入力し分周器１１１の出力をデータ読み出し用クロック（ＲＤＣＫ）として位相比較器１０１、周波数比較器１０５に入力している。

【００６２】動作開始時は、位相比較器１０１、第１のチャージポンプ１０２、第１のローパスフィルタ１０３
はスタンバイ状態とされており、周波数比較器１０５、
第２のチャージポンプ１０６、第２のローパスフィルタ１０７、ＶＣＯ１１６、分周器１１１のループで周波数が同期するように動作する（周波数同期）。 この際、分周器１１１の分周値は、ＣＰＵ（図１２参照）で実行されるソフトウェアによりデータレート（１倍速、２倍速等）のクロックスピードに応じた所定値に設定される。

【００６３】周波数が同期した時点で、第２のローパスフィルタ１０７の出力電圧は一定値に固定されており、
位相比較器１０１、第１のチャージポンプ１０２、第１
のローパスフィルタ１０３、ＶＣＯ１１６、分周器１１
１のループで位相が同期するようにＰＬＬ動作する（位相同期）。 この際、分周器１１１の分周値は、周波数同期時の値に設定されており、この状態で、記録ディスクから読み出されるデータ読み出し用のクロックの速度が変わった場合には、周波数測定回路１１７がこれを検出し、分周判定回路１１３では、周波数測定回路１１７の出力値に基づき、電圧制御発振器１１６の発振周波数の範囲内で、位相同期するように、分周値を設定する。

【００６４】次に、本発明の第４の実施例について説明する。 本発明の第４の実施例も、前記第３の実施例と同様、図１２を参照して説明した、ＣＤ−ＲＯＭ、ＤＶＤ
等の記録ディスクのデータ読み取り装置に、本発明のＰ
ＬＬ回路を適用した例について説明する。 図４は、本発明の第４の実施例の構成を示す図である。 図４を参照すると、本発明の第４の実施例は、図３に示した前記第３
の実施例の周波数測定回路１１７を、基準クロック発生回路１１４と周波数カウンタ１１２で構成し、電圧制御発振器１１６を、制御電流で発振周波数が可変される電流制御発振器１１０で構成したものである。

【００６５】より詳細には、図４を参照すると、本発明の第４の実施例のＰＬＬ回路は、入力された制御電流に応じて所定の周波数の信号を出力する電流制御発振器（current controlled oscillator）１１０と、電流制御発振器１１０から出力された信号の周波数を１／Ｎ
に分周してデータ読み取りクロック（ＲＤＣＫ）として出力する分周器１１１と、記録ディスクから読み取られたデータ信号内の同期検出パターン（シンクパターン）
と分周器１１１から出力されたデータ読み取りクロック（ＲＤＣＬＫ）の位相を比較し、両者の位相誤差に応じた電圧を出力する幅を有するパルス信号に変換して出する位相比較器１０１と、位相比較器１０１から出力されるパルス信号を電圧に変換して出力する第１のチャージポンプ１０２と、第１のチャージポンプ１０２から出力された電圧値のノイズを遮断する第１のローパスフィルタ１０３と、第１のローパスフィルタ１０４の出力電圧を電流値に変換する第１の電圧電流変換器１０４と、記録ディスクから読み取られたデータ信号内の同期検出パターンと分周器１１１から出力されたデータ読み取りクロックで計数し、周波数誤差に応じた幅を有するパルス信号に変換して出力する周波数比較器１０５と、周波数比較器１０５から出力されるパルス信号を電圧に変換して出力する第２のチャージポンプ１０６と、第２のチャージポンプ１０６から出力された電圧値のノイズを遮断する第２のローパスフィルタ１０７と、第２のローパスフィルタ１０７の出力電圧を電流値に変換する第２の電圧電流変換器１０８と、を備え、第１、第２の電圧電流変換器１０４、１０８の出力電流を加算する加算器１０
９と、を備え、加算器１０９で加算された電流が制御電流として電流制御発振器１１０に入力され、電圧制御発振器３の出力信号の周期を測定することで周波数を測定する周波数カウンタ１１２と、周波数カウンタ１１２の測定結果に基づき分周器１１１の分周値を可変させる分周判定回路１１３と、を備え、電流制御発振器１１０の発振周波数に応じて、分周値を可変に設定する。

【００６６】周波数カウンタ１１２は、水晶発振子を用いた基準クロック発生器１１４より出力される例えば１
００ＭＨｚの基準クロックをカウントすることで、電流制御発振器１１０の出力の周波数を測定する。

【００６７】周波数カウンタ１１２は、図５に示したような構成とされており、カウンタ１２３に入力される制御信号（カウントイネーブル信号）がアクティブのとき、電流制御発振器１１０の出力を分周器１２１で例えば１０２４分周した信号の立ち上がりエッジから次の立ち上がりエッジまでの期間、基準クロック発生器１１４
より入力される基準クロックのパルス数をカウントし、
そのカウント値が、分周判定回路１１３に読み出される。 周波数カウンタ１１２を構成するカウンタ１２３において、電流制御発振器１１０の出力を分周器１２１で１０２４分周した信号の１周期分を計測後、少なくとも、カウント値が分周判定回路１１３に読み出されるまで、制御信号（カウントイネーブル信号）はインアクティブ状態とされる。

【００６８】分周判定回路１１３は、周波数カウンタ１
１２において電流制御発振器１１０の出力の１周期の測定が完了した時点で、周波数カウンタ１１２を構成するカウンタ１２３のカウント値を読み出し、そのカウント値を、分周器１１１の分周値から入力信号の周波数に換算する。

【００６９】周波数カウンタ１１２は、分周判定回路１
１３に、周波数カウンタ１１２を構成するカウンタ１２
３のカウント値が読み出された後、カウント値をリセット（ゼロクリア）し、再び、周波数の計測を開始するように構成してもよい。

【００７０】分周判定回路１１３では、周波数カウンタ１１２から読み出したカウント値と、現在の分周器の分周値から入力周波数を算出し、電流制御発振器１１０の発振周波数範囲から、ロック可能な発振周波数となる分周値を求め、分周器１１１の分周値を設定する。 分周判定回路１１３は、カウント値と分周器１１１の現在の分周値を記憶するレジスタの内容から入力信号周波数を求める演算回路と、入力信号周波数に応じて分周器１１１
に設定するために分周値選択信号を出力するルックアップテーブルを備えて構成される。

【００７１】分周判定回路１１３は、分周器１１１に設定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。

【００７２】本発明の第４の実施例の動作について説明する。 本発明の第４の実施例においても、前記第３の実施例と同様、動作開始時は、位相比較器１０１、第１のチャージポンプ１０２、第１のローパスフィルタ１０
３、第１の電圧電流変換器１０４はスタンバイ状態とされており、周波数比較器１０５、第２のチャージポンプ１０６、第２のローパスフィルタ１０７、第１の電圧電流変換器１０８、ＩＣＯ１１０、分周器１１１のループで周波数が同期するように動作する（周波数同期）。 この際、分周器１１１の分周値は、ＣＰＵ４１１（図１３
参照）で実行されるソフトウェアによりデータレート（１倍速、２倍速等）のクロックスピードに応じた所定値に設定される。

【００７３】周波数が同期した時点で、第２の電圧電流変換器１０８の出力電流は固定された状態とされ、合成器１０９を介して制御電流のオフセット電流として供給され、位相比較器１０１、第１のチャージポンプ１０
２、第１のローパスフィルタ１０３、第１の電圧電流変換器１０４、ＶＣＯ１１６、分周器１１１のループで位相が同期するようにＰＬＬ動作する（位相同期）。 この際、分周器１１１の分周比は、周波数同期時の値に設定されており、この状態で、記録ディスクから読み出されるデータ読み出し用のクロックの速度が変わった場合には、周波数カウンタ１１２がこれを検出し、分周判定回路１１３では、周波数カウンタ１１２のカウント値に基づき、電圧制御発振器１１６の発振周波数の範囲内で、
位相同期するように、分周値を設定する。

【００７４】図７は、図１乃至図４に示した本発明の上記各実施例に適用される分周器４、１１１の構成の一例を示す図である。 図７に示すように、この分周器は、分周値が１（分周しない）、２、４、８、１６と可変に設定可能とされており、４段のフリップフロップ２０１〜
２０４と、分周判定回路２０３から出力される分周値選択信号を入力して保持するレジスタ２０５と、セレクタ２０６とを備えて構成されている。 セレクタ２０６は、
電流制御発振器１１１の出力と、初段から最終段のフリップフロップ２０１〜２０４の出力を入力とし、レジスタ２０５の出力を選択信号として選択された分周値に応じたものを選択する。 フリップフロップ２０１は、反転出力端子Ｑ￣をデータ入力端子Ｄに帰還入力し、クロック入力端子（ＣＫ）に、電流制御発振器の出力（又は電圧制御発振器の出力あるいは入力信号）を入力し、後段の各フリップフロップ２０２〜２０４は、反転出力端子Ｑ￣をデータ入力端子Ｄに帰還入力し、クロック入力端子（ＣＫ）には、前段のフリップフロップの出力端子Ｑ
が接続されている。

【００７５】図８は、本発明の第４の実施例に適用される電圧電流変換回路１０４、１０８、及び図２（ｂ）に示した電圧電流変換回路３１の構成の一例を示す図である。 図８を参照すると、この電流電圧変換回路は、ソースが共通接続されて基準電流を供給する定電流源Ｉ ₀に接続され、ループフィルタ（ＬＰＦ）の出力電圧（Ｖi
n）と基準電圧（Ｖref）とをゲートにそれぞれ入力とするＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２と、を備え、ＰチャネルＭＯＳトランジスタＰＭ１のドレインはグランド電位に接続され、ＰチャネルＭＯＳトランジスタＰＭ２のドレインは、ソースがグランド電位に接続され、ドレインとゲートが接続されたＮチャネルＭＯＳ
トランジスタＮＭ１のドレインに接続されており、ゲートがＮチャネルＭＯＳトランジスタＮＭ１のゲートに共通接続され、ソースがグランド電位に接続されたＮチャネルＭＯＳトランジスタＮＭ２のドレインから電流が出力され、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２
は、カレントミラー回路を構成している。 電圧（Ｖin）
と基準電圧（Ｖref）の差電圧に対応したドレイン電流がＰチャネルＭＯＳトランジスタＰＭ２から出力されてカレントミラー回路の入力端に入力され、ミラー電流が、カレントミラー回路の出力端をなすＮチャネルＭＯ
ＳトランジスタＮＭ２のドレインから、電流制御発振器に対する制御電流Ｉoutとして出力される。

【００７６】電流加算回路１０９は、第１、第２の電圧電流回路１０４、１０８の出力（図６のカレントミラー出力）を接続することで構成してもよい。

【００７７】図９は、電流制御発振回路の構成を示す図であり、図４に示した電流制御発振回路１１０、及び図２（ｂ）の電流制御発振回路３２に適用される回路構成の一例を示したものである。 図９（ａ）を参照すると、
ソースが電源（高電位電源ＶＤＤ）に接続されており、
ゲートとドレインとが互いに接続されて、制御電流入力端に接続されているＰチャネルＭＯＳトランジスタＰＭ
１０と、出力端を入力端に帰還入力した奇数段（図では３段）のインバータ３０１、３０２、３０３よりなるリングオシレータと、リングオシレータの最終段のインバータ３０３の差動電圧出力を受けて出力信号（ＩＣＯ出力）を出力する電圧比較器３０４と、を備えて構成されている。

【００７８】図９（ｂ）は、リングオシレータを構成するインバータの回路構成の一例を示す図である。 図９
（ｂ）を参照すると、各インバータは、ソースが電源に接続され、ゲートがＧ端子に接続され定電流源として作用するＰチャネルＭＯＳトランジスタＰＭ１１と、ソースが共通接続されてＰチャネルＭＯＳトランジスタＰＭ
１１のドレインに接続され、ゲートが差動入力端子Ｉ
１、Ｉ２に接続され、ドレインが負荷抵抗Ｒ１、Ｒ２を介してＧＮＤ電位に接続されるとともに差動出力端子Ｏ
１、Ｏ２に接続されてなるＰチャネルＭＯＳトランジスタＰＭ１２、ＰＭ１３と、を備えて構成される差動増幅回路よりなる。

【００７９】インバータのＧ端子はＰチャネルＭＯＳトランジスタＰＭ１０のゲートに共通接続される。 すなわち、入力制御電流をＰチャネルＭＯＳトランジスタＰＭ
１０で電圧に変換し、該電圧に基づきインバータ３０１
〜３０３の差動増幅回路の定電流源の電流値を可変させることで、インバータ１段あたりの遅延時間を可変させ、発振周波数を可変させ、インバータ３０３からの差動出力を差動入力する電圧比較器３０４が発振出力を出力する。

【００８０】なお、図８に示した電流電圧変換回路の差動トランジスタ対ＰＭ１、ＰＭ２をＮチャネルＭＯＳトランジスタ、カレントミラー回路ＮＭ１、ＮＭ２をＰチャネルＭＯＳトランジスタで構成し、ＰチャネルＭＯＳ
トランジスタで構成したカレントミラー回路からの出力電流を電流制御発振器に制御電流として入力するようにしてもよい。 また図９（ｂ）のインバータ回路を構成する差動増幅回路をＮチャネルＭＯＳトランジスタで構成するようにしてもよい。

【００８１】図１０（ａ）は、８倍速ＣＡＶの場合、内周と外周の線速度、データクロック（ＲＤＣＫ）と、分周比と、電流制御発振器の発振周波数の関係を示した図である。 線速度は内周では３．２倍速、外周では８倍速となり、内周では８３．７１２ＭＨｚ、外周では２０
９．２８ＭＨｚとなる。

【００８２】すなわち図１０（ａ）を参照すると、上記実施例では、内周では、電流制御発振回路の発振周波数を１６７．４２ＭＨｚとして分周器の分周値を「２」とし、外周では電流制御発振回路の発振周波数を２０９．
２８ＭＨｚとして分周値を「１」としている。

【００８３】一方、従来の技術として説明したＰＬＬ回路（図１１参照）において、分周器１１１が分周値「１」に固定されている場合、正しくロック動作するには、電流制御発振器は、その発振周波数を、内周では８
３．７１２ＭＨｚ、外周では２０９．２８ＭＨｚとすることが必要とされており、電流制御発振器は、８３．７
１２〜２０９．２８ＭＨｚの発振周波数範囲であることが必要とされている。 これに対して、本発明の上記各実施例においては、上記したように、内周では分周器１１
１の分周値「２」、外周では分周値「１」と自動設定され、電流制御発振器１１０の発振周波数範囲は、１６
７．４２〜２０９．２８ＭＨｚの範囲でよいことになる。

【００８４】図１０（ｂ）は、ＤＶＤのデータ読み取りクロック（ＲＤＣＫ）について、倍速値（１６倍速まで）と、外周、内周の線速度、分周値、電流制御発振器の外周、内周の発振周波数の関係の一例を一覧形式で示したものである。

【００８５】なお、上記した第４、第３の実施例のＰＬ
Ｌ回路の変形として、分周判定回路１１３からの分周値情報、あるいは周波数測定回路１１７（周波数カウンタ１１２）からの出力値に基づき、第１のローパスフィルタ１０３の遮断周波数ｆｃを可変に設定することで、フィルタ構成を、入力信号周波数に応じた最適値に自動で設定する構成としてもよい。 例えば、図３又は図４に示した第１のローパスフィルタ１０３において、その遮断周波数ｆｃの値を規定する容量素子として、信号線とグランド電位との間に、スイッチと容量からなる直列回路を複数個並列に接続し、分周判定回路１１３からの分周値選択情報に基づき、オンするスイッチを選択することで、時定数を可変させ、これにより、第１のローパスフィルタ１０３の遮断周波数ｆｃが入力信号周波数に応じて可変に設定される。

【００８６】次に、本発明の第５の実施例について説明する。 本発明の第５の実施例は、図１２に示したデータ読み取り装置のＰＬＬ回路４０８として、前記した本発明の第３又は第４の実施例のＰＬＬ回路を備え、分周判定回路１１３からの分周値情報、あるいは周波数測定回路１１７（周波数カウンタ１１２）からの出力値に基づき、ＣＰＵ４１１（図１２参照）により、フィルタ回路４０６（図１２参照）の特性（例えば遮断周波数ｆｃ）
の設定を可変させる。 またフィルタ回路４０６の特性とともに、ＰＬＬ回路の第１のローパスフィルタ１０３の遮断周波数ｆｃを、入力信号の周波数に基づき最適値に自動で設定するようにしてもよい。 本発明の第５の実施例によれば、入力信号周波数に適したシステム構成に自動設定することができる。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００８８】本発明の第１の効果は、ソフトウェアによらずに、ＰＬＬ回路側で自律的に入力信号周波数に応じて最適な分周値を自動設定することができ、ソフトウェアの負担を軽減するとともに、同期に要する時間を高速化することができる、ということである。 その理由は、
ＰＬＬ回路において、入力信号周波数に応じて分周器の分周値を可変に設定する手段を備えたためである。

【００８９】本発明の第２の効果は、発振器の発振周波数範囲を狭く設定することができるため、発振器の設計を容易化するとともに、引き込み時間の短縮に貢献する、ということである。

【００９０】本発明の第３の効果は、周波数測定回路での測定結果に基づき、ＰＬＬ回路のフィルタ定数を自動設定することで、入力信号周波数に適した構成に自動設定することができる、ということである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】（ａ）は本発明の第２の実施例の構成を示す図、（ｂ）は電圧制御発振器（ＶＣＯ）の構成を示す図である。

【図３】本発明の第３の実施例の構成を示す図である。

【図４】本発明の第４の実施例の構成を示す図である。

【図５】本発明の各実施例に用いられる周波数測定回路の構成の一例を示す図である。

【図６】本発明の各実施例に用いられる周波数測定回路の構成の他の例を示す図である。

【図７】本発明の各実施例に用いられる分周器の構成の一例を示す図である。

【図８】本発明の各実施例に用いられる電圧電流変換器の構成の一例を示す図である。

【図９】（ａ）は本発明の各実施例に用いられる電流制御発振器の構成の一例を示す図、（ｂ）はリングオシレータのインバータの構成の一例を示す図である。

【図１０】本発明の一実施例の動作を説明するための図である。

【図１１】従来のＰＬＬ回路の構成を示す図である。

【図１２】従来のデータ読み取り装置（再生装置）の構成の一例を示す図である。

【図１３】ＥＭＦ、ＥＭＦｐｌｕｓ符号を説明するための図である。

【符号の説明】

１、１０１、 位相比較器 ２、１０３、１０７ ローパスフィルタ ３、１１６ 電圧制御発振器 ４、１１１ 分周器 ５ 周波数測定回路 ６、１１３ 分周判定回路 １０２、１０６ チャージポンプ １０４、１０８ 電圧電流変換器 １０９ 合成器 １１２ 周波数カウンタ １１４ 基準クロック １１５ 電圧加算器 １２１ 分周器 １２２ 制御信号発生器 １２３ カウンタ １２４ 制御回路 １２５ 定電流源 １２６、１２９ スイッチ １２７ コンデンサ（容量） １２８ Ａ／Ｄ変換器 ２０１〜２０４ フリップフロップ ２０５ レジスタ ２０６ セレクタ ４０１ 記録ディスク ４０２ 光ヘッド ４０３ ディスクモータ ４０４ アンプ（プリアンプ） ４０５ サーボコントローラ ４０６ フィルタ回路 ４０７ ２値化回路 ４０８ ＰＬＬ回路 ４０９ デコーダ ４１０ 誤り訂正回路 ４１１ ＣＰＵ