차동 클랩 전압 제어 발진기{Differential clapp voltage controlled oscillator}

도 1은 종래의 차동 전압 제어 발진기의 회로도.

도 2는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 회로도.

도 3은 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 동작을 설명하는 도면.

도 4a 및 도 4b는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 베이스에서의 발진전압의 파형을 설명하는 도면.

도 5a 및 도 5b는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 출력포트에서의 발진전압의 파형을 설명하는 도면.

도 6은 본 발명의 제 2실시예에 따른 차동 클랩 전압 제어 발진기의 회로도.

도 7은 본 발명의 제 3실시예에 따른 차동 클랩 전압 제어 발진기의 회로도.

도 8은 본 발명의 제 4실시예에 따른 차동 클랩 전압 제어 발진기의 회로도.

본 발명은 전압 제어 발진기(VCO)에 관한 것으로서, 상세하게는, 외부 교란 신호에 대한 민감도, 즉, 위상잡이 낮으면서도 발진신호의 크기가 전원전압에 의하여 제한을 받지 않는 전압 제어 발진기에 관한 것이다.

발진기란 전기회로에 있어서 특정한 주파수의 신호를 발생시키는 것으로, 특정한 주파수의 신호에 공진(共振)하는 공진부와 상기 공진부에 의해 공진된 특정 주파수의 신호를 감쇄없이 지속적으로 유지시키기 위한 능동부로 이루어지는 것이 일반적이다.

그리고, 전압 제어 발진기는 모든 무선통신기에서 국부(local)발진기로 사용되는 부품으로, 커패시터 피드백(feedback)을 이용한 콜피츠(collpits)형 발진기, 인덕터 피드백을 사용하는 하틀리(Hartley)형 발진기 및 콜피츠형 발진기의 주파수 안정도를 보완한 클랩(clapp)형 발진기가 있다.

도 1은 종래의 차동 전압 제어 발진기의 회로도로서, 특히, 차동증폭기와 LC공진기를 이용한 전압 제어 발진기를 도시한 도면이다.

도 1을 참조하면, 전압 제어 발진기는 차동증폭기와 공진기가 구비되고, 차동증폭기는 부성저항을 구현하는 두 개의 MOSFET(10,12) 및 상기 MOSFET(10,12)를 제어하는 전류원을 구현하는 다른 하나의 MOSFET(36)를 구비하고 있다. 공진기는 각 MOSFET(10,12)의 드레인에 연결된 가변 커패시터(26,28)와 인덕터(14,20)로 구성된다. 전류원(36)의 동작여부는 입력노드(38)에 가해지는 전압에 의해 제어된다. 또한, 가변 커패시터(26,28)의 커패시턴스는 제어 노드(34)의 제어 전압에 의해 조절된다.

공진기쪽에서 차동증폭기쪽을 보았을 때 임피던스가 부성저항으로 형성되어 공진기의 공진을 계속 유지시켜주고, MOSFET(10,12)의 드레인에 연결된 노드(30,32)에서는 발진신호를 얻을 수 있다. 노드(30,32)에서의 발진신호는 트랜지스터로 구성된 버퍼(40,42)를 거쳐 출력 노드(18,24)에서 출력된다.

전압 제어 발진기는 전압으로 버렉터다이오드의 커패시턴스를 가변하여 발진주파수를 조절하는 것으로, 교차 결합형 발진기(cross-coupled oscillator)와 차동 베이스 접지형 콜피츠 발진기(differential base-grounded colpitts oscillator)가 있다. 상기 교차 결합형 발진기는 제작하기가 용이하고 발진의 시동이 잘되므로 집적회로로 제작하는 경우 널리 사용된다. 그러나, 이 구조는 잡음과 같은 외부 교란신호에 매우 민감하여 발진신호의 위상잡음특성이 차동 베이스 접지형 콜피츠 발진기에 비하여 좋지 못하다.

한편, 차동 베이스 접지형 콜피츠 발진기는 외부 교란신호에 대한 민감도가 낮아 위상잡음 특성이 교차 결합형 발진기보다 우수하나 발진신호의 크기가 전원전압에 의하여 제한되는 단점이 있다.

따라서, 현재의 RFIC(Radio Frequency Integrated Circuit)는 전력소모를 줄이기 위하여 전원전압을 낮추는 경향이 있으므로, 차동 베이스 접지형 콜피츠 발진기의 발진신호는 낮아지게 되고 그 결과로 차동 베이스 접지형 콜피츠 발진기의 위상잡음 특성은 나빠지게 되는 문제점이 있다.

본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 위상잡음이 낮으면서 발진신호의 크기가 전원전압에 의해 제한을 받지 않는 클랩 발진기를 사용한 차동 클랩 전압 제어 발진기를 제안하는 것을 목적으로 한다.

상기되는 목적을 달성하기 위한 본 발명의 사상에 따른 차동 클랩 전압 제어 발진기는 트랜지스터, 상기 트랜지스터의 베이스와 이미터간에 접속된 제 1커패시터, 상기 트랜지스터의 이미터와 콜렉터간에 접속된 제 2커패시터가 포함되는 제 1클랩 발진기; 소정의 LC회로 또는 다른 수단으로 구성되어 상기 클랩 발진기에 접속되는 공진기; 및 상기 공진기를 중심으로 상기 제 1클랩 발진기와 대칭되어 접속되는 제 2클랩 발진기;가 포함된다.

제안되는 바와 같은 차동 클랩 전압 제어 발진기에 의해서, 위상잡음이 낮으면서 발진신호의 크기가 전원전압에 의해 제한을 받지 않으면서, 차동의 발진신호가 출력될 수 있는 장점이 있다.

이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.

이하의 설명에서, 어떤 부분이 다른 부분과 연결되어 있다고 할때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 물론 포함된다. 또한, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호로 표기되거나 생략될 수 있다.

또한, 이하에서는 본 발명의 실시예에 따른 전압 제어 발진기가 서로 상보적인 두 개의 상보 소자, 즉 제 1트랜지스터(Q1) 및 제 2트랜지스터(Q2)를 활용한다. 제 1트랜지스터(Q1) 및 제 2트랜지스터(Q2)는 각각 베이스, 콜렉터 및 이미터를 구비한다.

이러한 상보소자로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 및 금속 반도체 전계 효과 트랜지스터(MESFET)등이 있다.

상술한 상보 소자 중에서도 MOSFET가 동일 규격의 상보소자 양자간의 특성차가 가장 작은 것으로 알려져 있으므로, MOSFET를 사용하는 것이 바람직하다. 그러나, 본 발명의 사상은 MOSFET 뿐만 아니라 상보적으로 동작하는 모든 소자에 적용할 수 있다.

도 2는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 회로도이다.

도 2를 참조하면, 본 발명의 차동 클랩 전압 제어 발진기는 소정의 클랩 발진기(10,20)와, 공진기(30)가 포함된다.

상세히, 상기 클랩 발진기(10,20)는 소정의 공진기(30)를 개재하여 대칭되게 구성된다. 그리고, 제 1트랜지스터(Q1)가 포함된 제 1클랩 발진기(10)에 대해서 상세히 설명하면 다음과 같다.

상기 제 1클랩 발진기(10)는 제 1트랜지스터(Q1)의 콜렉터는 부하저항(Rc1)을 개재하여 또는 직접(Rc=0) 전원(Vcc)에 접속된다. 그리고, 상기 제 1트랜지스터 (Q1)의 이미터는 제 1전류원(I1)을 개재하여 그라운드면에 접속된다.

보다 상세히, 상기 제 1트랜지스터(Q1)의 이미터는 제 1커패시터(C1)와 제 2커패시터(C2)에 접속되고, 상기 제 1커패시터(C1)의 다른 일측은 상기 제 1트랜지스터(Q1)의 베이스에 연결되고, 상기 제 2커패시터(C2)의 다른 일측은 그라운드면에 접속된다. 그리고, 제 1트랜지스터(Q1)의 베이스에는 블록킹 커패시터(Blocking capacitor, CA)가 더 접속될 수 있다.

그리고, 상기 제 1커패시터(C1)는 상기 제 1트랜지스터(Q1)의 베이스와 이미터에 접속되고, 상기 제 2커패시터(C2)는 상기 제 1트랜지스터(Q1)의 이미터와 콜렉터에 소정의 저항(R1,R2,Rc1)을 개재하여 접속된다.

또한, 상기 제 1트랜지스터(Q1)의 베이스는 제 1저항(R1) 및 제 2저항(R2)과 연결되고, 상기 제 2저항(R2)은 그라운드면과 접속된다.

그리고, 상기 제 1트랜지스터(Q1)의 베이스는 공진기(30)에 접속된다.

상기 공진기(30)는 상기 제 1트랜지스터(Q1)와 제 2트랜지스터(Q2)에 개재되어 연결되고, LC회로로 구성된다.

상세히, 상기 공진기(30)는 그 일측이 각각 상기 제 1,2트랜지스터(Q1,Q2)의 베이스(Base1,Base2)에 연결된 인덕터(L)와, 상기 인덕터(L)에 병렬로 연결된 제 1가변 커패시터(CV1)와 제 2가변 커패시터(CV2)가 포함된다. 상기 가변 커패시터(CV1,CV2)는 일전극이 서로 접속되고, 이 접속점은 그라운드된다.

보다 상세히, 상기 제 1가변 커패시터(CV1)의 일측은 상기 제 1트랜지스터(Q1)의 베이스 및 상기 인덕터(L)와 연결되고, 다른 일측은 상기 제 2가변 커패시 터(CV2) 및 그라운드면과 연결된다.

한편, 상기 차동 클랩 전압 제어 발진기의 동작을 설명하면 다음과 같다.

상기 인덕터(L)가 상기 제 1커패시터(C1) 및 제 2커패시터(C2)에 접속됨으로써 공진기(30)를 형성하며, 상기 공진기(30)가 상기 제 1클랩 발진기(10)와 제 2클랩 발진기(20)의 베이스(Base1,Base2)에 연결됨으로써, 각 클랩 발진기의 베이스 전압은 서로에게 역위상 관계로 발진된다.

또한, 상기 클랩 발진기(10,20)는 콜렉터 접지형 콜피츠 발진기로의 의미로도 사용되고 있으며, 발진신호의 크기가 전원전압에 의하여 제한을 받지 않는 특성이 있다.

그리고, 상기 공진기(30)에 의해 회로의 동작에 대해서는 후술되는 도 3를 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 동작을 설명하는 도면이다.

도 3을 참조하면, 상기 제 1클랩 발진기(10) 및 제 2클랩 발진기(20)의 대칭적인 구성에 의하여 상기 인덕터(L)의 1/2지점에는 가상접지가 형성된다.

그리고, 열에너지나 전원전압의 인가에 의하여 초기 미세전류(I)가 상기 제 1베이스(Base1)에 연결된 상기 인덕터(L)의 일측으로부터 상기 제 2베이스(Base2)에 연결된 상기 인덕터(L)의 일측으로 흐르게 된다.

이 경우, 상기 제 1베이스(Base1)는 정위상의 +전압으로, 상기 제 2베이스(Base2)는 역위상의 -전압으로 전압이 형성되면서, 발진이 시작된다. 이러한 발진 전압은 시간에 따라 증가하게 되며, 소정의 전압폭에 이르게 되면 더 이상 증가하지 않고 일정한 전압폭이 유지된다. 다시 말하면, 정상상태의 발진전압이 되는 것이다.

발진전압이 계속 증가하지 않고, 소정의 전압폭으로 포화되는 것은 제 1트랜지스터(Q1)와 제 2트랜지스터(Q2)의 유효대신호 전달 컨덕턴스(Effective Large Signal Transconductance)가 발진전압이 증가함에 따라 감소하기 때문이다.

또한, 발진주파수를 결정하는 것은 공진기내에서의 가변 커패시터의 가변 범위에 의해서 결정되는데, 본 발명의 발진기가 최고 주파수에서 발진할 때, 상기 가변 커패시터(CV1,CV2)는 가장 작은 커패시턴스값을 갖게 된다. 이와 반대로, 발진기가 최저 주파수에서 발진할 때, 상기 가변 커패시터(CV1,CV2)는 가장 큰 커패시턴스 값을 갖게 된다.

도 4a 및 도 4b는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 베이스에서의 발진전압의 파형을 설명하는 도면이다.

도 4a 및 도 4b를 참조하면, 상기 제 1트랜지스터(Q1) 및 제 2트랜지스터(Q2)의 베이스(Base1,Base2)에서의 정상상태 발진전압의 시뮬레이션 파형이 서로 크기가 실질적으로 동일하고 위상이 서로 반대인 역위상 신호가 출력된다.

도 5a 및 도 5b는 본 발명의 제 1실시예에 따른 차동 클랩 전압 제어 발진기의 출력포트에서의 발진접압의 파형을 설명하는 도면이다.

도 5a 및 도 5b를 참조하면, 상기 제 1클랩 발진기(10)의 출력포트(Out1)과 제 2클랩 발진기(20)의 출력포트(Out2)에서의 정상상태 발진전압의 시뮬레이션 파 형이 서로 크기가 실질적으로 동일하고 위상이 서로 반대인 역위상 신호가 출력된다.

도 6은 본 발명의 제 2실시예에 따른 차동 클랩 전압 제어 발진기의 회로도이다.

도 6을 참조하면, 본 발명의 차동 클랩 전압 제어 발진기는 상기 제 1클랩 발진기(10) 및 제 2클랩 발진기(20)가 포함되고, 상기 클랩 발진기(10,20)사이에 개재되어 접속되는 공진기(30)가 포함된다.

상세히, 상기 공진기(30)는 상기 제 1트랜지스터(Q1)의 베이스와 제 2트랜지스터(Q2)의 베이스 사이에 개재되는 제 3가변 커패시터(CV3)가 포함되고, 상기 제 3가변 커패시터(CV3)와 병렬로 연결되는 제 1인덕터(L1)와, 제 2인덕터(L2)가 포함된다.

보다 상세히, 상기 제 1인덕터(L1)의 일측은 상기 제 1트랜지스터(Q1)의 베이스와 제 3가변 커패시터(CV3)에 접속되고, 다른 일측은 상기 제 2인덕터(L2) 및 그라운드에 접속된다.

또한, 상기 제 2인덕터(L2)는 상기 제 3가변 커패시터(CV3)를 개재하여 상기 제 1인덕터(L1)와 대칭되어 접속된다.

도 7은 본 발명의 제 3실시예에 따른 차동 클랩 전압 제어 발진기의 회로도이다.

도 7을 참조하면, 본 발명의 차동 클랩 전압 제어 발진기는 상기 제 1클랩 발진기(10) 및 제 2클랩 발진기(20)가 포함되고, 상기 클랩 발진기(10,20)사이에 개재되어 접속되는 공진기(30)가 포함된다.

상세히, 공진기(30)는 인덕터(L)와 제 4가변 커패시터(CV4)가 포함되고, 상기 인덕터(L) 및 제 4가변 커패시터(CV4)의 양 단은 상기 제 1 및 2트랜지스터(Q1,Q2)의 베이스에 접속된다.

또한, 상기 인덕터(L)와 제 4가변 커패시터(CV4) 각각은 병렬로 연결된다.

도 8은 본 발명의 제 4실시예에 따른 차동 클랩 전압 제어 발진기의 회로도이다.

도 8을 참조하면, 본 발명의 차동 클랩 전압 제어 발진기는 상기 제 1클랩 발진기(10) 및 제 2클랩 발진기(20)가 포함되고, 상기 클랩 발진기(10,20)사이에 개재되어 접속되는 공진기(30)가 포함된다.

상세히, 상기 공진기(30)는 인덕터(L)와 제 5가변 커패시터(CV5)가 직렬로 접속되고, 상기 제 5가변 커패시터(CV5)의 일측은 상기 제 1트랜지스터(Q1)의 베이스에 연결되고, 상기 인덕터(L)의 일측은 상기 제 2트랜지스터(Q2)의 베이스에 연결된다.

앞서 살펴본 바와 같이, 본 발명의 차동 클랩 전압 제어 발진기는 두 개의 클랩 발진기(10,20)를 사용하여 이루어지는 것으로서, 상기 클랩 발진기(10,20)사이에 개재되는 공진기(30)는 기 설명한 실시예외에 동일한 작용과 효과가 나타나는 다른 회로로 구성될 수 있음은 물론이다.

제안되는 바와 같은 차동 클랩 전압 제어 발진기에 의해서, 위상잡음이 낮으 면서 발진신호의 크기가 전원전압에 의해 제한을 받지 않으면서, 차동의 발진신호가 출력될 수 있는 장점이 있다.