半导体器件及其制造方法和测试方法
阅读：393发布：2020-05-08
专利汇可以提供半导体器件及其制造方法和测试方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及 半导体 技术领域，提出一种半导体器件、半导体器件的制造方法和测试方法。该半导体器件可以包括 晶圆 、划片道和多个时钟倍频 电路 ；划片道相互垂直分布将晶圆分隔成若干芯片；多个时钟倍频电路设于划片道，其输出端与芯片连接。可以提供与芯片时钟 频率 一致的高频时钟，同时又不影响芯片的性能，功耗与面积；简化芯片的wafer级测试方案设计。，下面是半导体器件及其制造方法和测试方法专利的具体信息内容。
1.一种半导体器件，其特征在于，包括：
晶圆；
划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；
时钟倍频电路，设于所述划片道内，其输出端与所述芯片连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述时钟倍频电路的时钟信号的频率大于或等于所述芯片工作时的时钟信号的频率。
3.根据权利要求1所述的半导体器件，其特征在于，所述时钟倍频电路包括或非门电路或锁相环路。
4.根据权利要求1所述的半导体器件，其特征在于，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。
5.一种半导体器件的制备方法，其特征在于，包括：
提供晶圆；
在所述晶圆上设置多个划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；
在所述划片道内形成时钟倍频电路，所述时钟倍频电路的输出端与所述芯片连接。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述时钟倍频电路的时钟信号的频率大于或等于所述芯片工作时的时钟信号的频率。
7.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述时钟倍频电路包括或非门电路或锁相环路。
8.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。
9.一种半导体器件的测试方法，用于测试权利要求1～4任意一项所述的半导体器件，其特征在于，包括：
将测试设备连接于所述时钟倍频电路的输入端，倍频电路的输出端连接至少一个芯片，对芯片进行测试。
10.根据权利要求9所述的半导体器件的测试方法，其特征在于，所述测试设备包括集成电路自动测试机。
半导体器件及其制造方法和测试方法
技术领域
[0001] 本发明涉及半导体技术领域，尤其涉及半导体器件、半导体器件的制造方法和半导体器件的测试方法。
背景技术
[0002] 在芯片生产出后，需要对晶圆上的芯片工作电气特性进行测试，看是否正常工作并满足设计要求。
[0003] 在相关技术中，通常使用自动测试设备(Automatic Test Equipment，ATE)进行测试。但是，由于相关技术中自动测试设备时钟频率的上限很多时候无法达到芯片工作时钟频率，使得自动测试设备无法对晶圆上的die(单颗芯片)进行有效的测试。
[0004] 因此，有必要设计一种新的半导体器件、半导体器件的制造方法、半导体器件的测试方法。
[0005] 所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
[0006] 本发明的目的在于克服上述现有技术中自动测试设备因提供时钟频率较低无法对晶圆中的die(单颗芯片)进行有效测试的不足，提供可以产生高频时钟信号对芯片有效地测量的半导体器件、半导体器件的制造方法和半导体器件的测试方法。
[0007] 本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
[0008] 根据本发明的一个方面，一种半导体器件，包括：
[0009] 晶圆；
[0010] 划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；
[0011] 时钟倍频电路，设于所述划片道内，其输出端与所述芯片连接。
[0014] 在本公开的一种示例性实施例中，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。
[0015] 根据本公开的一个方面，提供一种半导体器件的制备方法，包括：
[0016] 提供晶圆；
[0017] 在所述晶圆上设置多个划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；
[0018] 在所述划片道内形成时钟倍频电路，所述时钟倍频电路的输出端与所述芯片连接。
[0019] 在本公开的一种示例性实施例中，所述时钟倍频电路的时钟信号的频率大于或等于所述芯片工作时的时钟信号的频率。
[0021] 在本公开的一种示例性实施例中，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。
[0022] 根据本公开的一个方面，提供一种半导体器件的测试方法，用于测试上述任意一项所述的半导体器件，包括：
[0023] 将测试设备连接于所述时钟倍频电路的输入端，倍频电路的输出端连接至少一个芯片，对芯片进行测试。
[0024] 在本公开的一种示例性实施例中，所述测试设备包括集成电路自动测试机。
[0025] 由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
[0026] 本发明半导体器件、半导体器件的制造方法和半导体器件的测试方法中，划片道相互垂直分布将晶圆分隔成若干芯片；在划片道内设有多个时钟倍频电路，时钟倍频电路的输出端与芯片连接。一方面，时钟倍频电路可以提供与芯片时钟频率一致的高频时钟，同时又不损失芯片的性能，功耗与面积；另一方面，在划片道内设置时钟倍频电路可简化芯片测试方案设计。附图说明
[0027] 通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
[0028] 图1是晶圆结构示意图；
[0029] 图2是本发明半导体器件的局部放大结构示意图；
[0030] 图3是本发明半导体器件的制备方法的流程示意图；
[0031] 图中主要元件附图标记说明如下：
[0032] 1、晶圆；2、芯片；3、集成电路自动测试机；4、时钟倍频电路；5、划片道；6、划片道边缘。
具体实施方式
[0033] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0034] 本发明首先提供一种半导体器件，参照图2所示，该半导体器件可以包括晶圆1、划片道和多个时钟倍频电路4；划片道5相互垂直分布，将所述晶圆1分隔成若干芯片；多个时钟倍频电路4设于划片道5内，其输出端与芯片2连接。
[0035] 在本示例实施方式中，参照图1与图2所示，晶圆1可以包括多个芯片2；晶圆1生产出后，需要对晶圆1的工作电气特性进行测试，看是否正常工作，满足设计要求。在测试后需要对晶圆1进行切割，故而会在多个芯片2之间设置多个划片道5，在任意两个相邻芯片2之间均设有划片道5。在多个划片道5内设置时钟倍频电路4改变时钟信号的频率，产生高频时钟信号，达到测试效果。
[0036] 芯片2的种类可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)芯片、NAND芯片或NOR芯片，也可以是其他类型的芯片，在本实施方式中不做具体限定。
[0037] 在本示例实施方式中，时钟倍频电路4的位置可以设置在距离被测芯片2较近的任意划片道5内，一个划片道5可以只设置一个时钟倍频电路4，也可以设置多个时钟倍频电路4，在本实施方式中不做具体限定。
[0038] 在本示例实施方式中，每一个时钟倍频电路4连接一个芯片2或多个芯片2，即每一个时钟倍频电路4检测一个芯片2或多个芯片2。
[0039] 在本示例实施方式中，参照图2所示本发明半导体器件的局部放大结构示意图，时钟倍频电路4设置在划片道5内；自动测试设备(AutomaticTest Equipment，ATE)设置在晶圆1外，与时钟倍频电路4电连接，时钟倍频电路4与芯片2连接。自动测试设备的时钟脉冲信号传输到时钟倍频电路4，经由时钟倍频电路4改变时钟脉冲信号的频率后对芯片2进行测试。在对晶圆1测试完成后，对晶圆1进行沿划片道边缘6进行切割，时钟倍频电路4会一起被切除，这样时钟倍频电路4不会占用芯片2面积，且不损坏芯片2，同时还能很好的达到测试效果。
[0040] 在本示例实施方式中，时钟倍频电路4的时钟信号的频率大于或等于芯片2工作时的时钟信号的频率，这样才能在芯片全速运转时对芯片进行准确的测试。
[0041] 在本示例实施方式中，时钟倍频电路4可以为锁相环路，也可以是或非门电路，只要能够达到倍频作用即可，在本示例实施方式中不做具体限定。
[0042] 进一步的，本发明还提供一种对应于上述半导体器件的制备方法；参照图3所示，该制备方法可以包括：
[0043] 步骤S110，提供一晶圆。
[0044] 步骤S120，在所述晶圆上设置多个划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；在所述划片道内形成时钟倍频电路，所述时钟倍频电路的输出端与所述芯片连接。
[0045] 下面对该半导体器件的制备方法的各个步骤进行详细说明。
[0046] 在步骤S110中，提供一晶圆。
[0047] 在本示例实施方式中，提供一个晶圆，晶圆上设置多个划片道，划片道相互垂直分布，将晶圆分隔成若干芯片；晶圆1生产出后，需要对晶圆1的工作电气特性进行测试，看是否正常工作，符合标准，在测试后需要对晶圆1进行切割，故而在多个芯片2之间设置多个划片道5，在任意两个相邻芯片2之间均设有划片道5。
[0048] 芯片的种类可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)芯片、NAND芯片或NOR芯片，也可以是其他类型的芯片，在本实施方式中不做具体限定。
[0049] 在步骤S120中，在所述晶圆上设置多个划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；在所述划片道内形成时钟倍频电路，所述时钟倍频电路的输出端与所述芯片连接。
[0050] 在本示例实施方式中，参照图2所示，在划片道5内设置时钟倍频电路4改变测试工作时钟的频率，产生高频时钟信号，达到测试效果。时钟倍频电路4设置在划片道5内；自动测试设备(Automatic TestEquipment，ATE)设置在晶圆1外，与时钟倍频电路4连接，时钟倍频电路4与芯片2连接。自动测试设备的时钟信号传输到时钟倍频电路4，经由时钟倍频电路4改变时钟信号频率后对芯片2进行测试。
[0051] 参照图1和图2所示，在对晶圆1测试完成后，对晶圆1沿划片道边缘进行切割，时钟倍频电路4会一起被切割，这样时钟倍频电路4不占用芯片2面积，且不损坏芯片2；同时还能很好的达到测试效果。
[0052] 在一种示例实施方式中，参照图2所示，时钟倍频电路4可以为锁相环路，锁相环路的输入时钟可以由自动测试设备提供，锁相环路的输出时钟可以达到芯片需要的工作时钟，即使时钟倍频电路4的时钟频率与芯片2的时钟频率相适配。在另一示例实施方式中，时钟倍频电路4还可以是或非门电路，只要能够达到倍频作用即可，在本示例实施方式中对时钟倍频电路的种类不做具体限定。
[0053] 在一种示例实施方式中。晶圆上划片道5的形成与时钟倍频电路4的形成可以是同时进行的，在另一示例实施方式中，也可以是先形成划片道5，然后在划片道5内形成时钟倍频电路4。在本实施方式中不做具体限定。
[0054] 再进一步的，本发明还提供一种半导体测试方法，用于测试上述所述的半导体器件，该半导体测试方法可以包括将测试设备连接于所述时钟倍频电路4进行测试。
[0055] 在本示例实施方式中，所使用的测试设备为集成电路自动测试机3，将集成电路自动测试机与上述所述的时钟倍频电路4连接，时钟倍频电路4与需要测试的芯片2连接，集成电路自动测试机3的时钟信号通过时钟倍频电路4改变其时钟脉冲信号的频率，使得时钟信号的频率满足被测芯片2所需的频率。
[0056] 上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
[0057] 当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
[0058] 本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
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