技术领域
[0001] 本
发明涉及
电子信息技术领域，具体涉及一种应用于片上系统的基于快速全加器的全数字
锁相环及锁相控制方法。
背景技术
[0002] 锁相环在通信、无线电电子学、自动控制和电
力系统自动化等领域得到了极为广泛的应用，随着
半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模
块。现有
全数字锁相环由于
电路结构不合理造成其系统工作速度慢和锁相范围窄限制其通用性，电路结构中含有多个全加器，且采用的多是普通串行进位全加器，一方面，这些全加器的数码位数较多，故其运算速度受到串行进位
信号的限制，从而影响锁相系统的工作速度；另一方面，锁相环系统在
输入信号频率或系统
时钟信号的频率较高时，会因普通串行进位全加器的运算速度慢而造成锁相环内部全加器的
输出信号出现误码，使系统无法锁定，从而使得锁相环的锁相范围较窄，故通用性不强。而对于在各个领域片上系统应用的芯片来说，提高系统的运行速度以及拓展锁相范围对系统性能将产生非常大的改善。
[0003] 现有全数字锁相环的锁相环内部信号的传递多是采用串行传输的，例如中国
专利CN2016102384325；或全数字锁相环的锁相范围不够广，例如中国专利CN2019101635279。因此，如何改进全数字锁相环的电路结构以进一步提高锁相环性能是仍需解决的问题。
发明内容
[0004] 本发明的目的是克服
现有技术的上述不足，而提供一种基于快速全加器的全数字锁相环及锁相控制方法，通过在全数字锁相环电路结构中采用由超前进位加法器多级级联的快速全加器的电路结构进行优化，使得电路中信号进行并行传输，进一步提高了全数字锁相环的运行速度和拓展了全数字锁相环的锁相范围。
[0005] 本发明的技术方案是：基于快速全加器的全数字锁相环，包括数字鉴相器模块、数字环路
滤波器模块、缓冲寄存器和数控
振荡器模块。所述数字鉴相器模块包括过零检测器和第一寄存器，过零检测器由一位D触发器构成，第一寄存器由一组D触发器实现。
[0006] 所述数字
环路滤波器模块包括第一快速全加器、第二寄存器和第二快速全加器；所述第一快速全加器包括第一超前进位加法器和第二超前进位加法器，第一超前进位加法器由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第二超前进位加法器由2个四位超前进位加法器和1个两位并行进位部件CLA构成，2个四位超前进位加法器均与1个两位并行进位部件CLA连接，第一超前进位加法器和第二超前进位加法器连接；第二快速全加器的结构与第一快速全加器相同。
[0007] 所述数控振荡器模块包括第三快速全加器和第三寄存器；所述第三快速全加器包括第三超前进位加法器和第四超前进位加法器，第三超前进位加法器由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第四超前进位加法器由3个四位超前进位加法器和1个三位并行进位部件CLA构成，3个四位超前进位加法器均与1个三位并行进位部件CLA连接，第三超前进位加法器和第四超前进位加法器连接。
[0008] 所述数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块依次连接，数控振荡器模块的输出反馈至数字鉴相器模块中作为数字鉴相器模块的输入。该基于快速全加器的全数字锁相环的具体电路结构为：所述过零检测器具有数据信号输入端、时钟信号输入端和两个输出端，过零检测器的数据信号输入端连接系统输入信号Fin，时钟信号输入端clk连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号输入端clk连接，第二输出端与第二寄存器的时钟信号输入端clk连接；第一寄存器由一组D触发器实现，其输入端D与第三寄存器的输出端Q3连接，输出端Q1分别与第一快速全加器的第一输入端H1和第二快速全加器的第一输入端L1连接；第一快速全加器的第二输入端H2与第二寄存器的输出端Q2连接，第一快速全加器的输出端S1与第二寄存器的输入端K连接；第二寄存器的输出端Q2同时与第二快速全加器的第二输入端L2连接；第二快速全加器的输出端S2与缓冲寄存器的输入端T连接；缓冲寄存器的输出端G与第三快速全加器的第一输入端B1连接，作为第三快速全加器的第一输入端B1的低14位输入，外部设定的锁相频率控制码组F与第三快速全加器的第一输入端B1连接，作为第三快速全加器的第一输入端B1的高14位输入；第三快速全加器的第二输入端B2与第三寄存器的输出端Q3连接，第三快速全加器的输出端S3与第三寄存器的输入端连接；第三寄存器的输出端Q3作为系统输出信号Fout。
[0009] 本发明进一步的技术方案是：所述第一超前进位加法器的进位输出信号为第二超前进位加法器的进位输入信号，第一超前进位加法器中4个四位超前进位加法器的加数和被加数分别为第一快速全加器输入的低16位，第二超前进位加法器中2个四位超前进位加法器的加数和被加数分别为第一快速全加器输入的高8位；第一超前进位加法器中4个四位超前进位加法器的和输出为第一快速全加器输出的低16位，第二超前进位加法器中2个四位超前进位加法器的和输出为第一快速全加器输出的高8位。
[0010] 第三超前进位加法器的进位输出信号为第四超前进位加法器的进位输入信号；第三超前进位加法器中4个四位超前进位加法器的加数和被加数分别为第三快速全加器输入的低16位；第四超前进位加法器中3个四位超前进位加法器的加数和被加数分别为第三快速全加器输入的高12位；第三超前进位加法器中4个四位超前进位加法器的和输出为第三快速全加器输出的低16位，第四超前进位加法器中3个四位超前进位加法器的和输出为第三快速全加器输出的高12位。
[0011] 本发明提供的基于快速全加器的全数字锁相环的锁相控制方法，包括如下过程：数字鉴相器模块通过过零检测器检测Fin信号输入的上升沿到来时，第一寄存器锁存来自数控振荡器模块的输出并行码，该并行码即为反映输入信号Fin与输出信号Fout在该时刻的瞬时
相位误差信号Q1。
[0012] 数字环路滤波器模块接收相位误差信号Q1，经处理之后产生控制数控振荡器模块频率和相位的控制码G。
[0013] 缓冲寄存器接收数字环路滤波器模块输出的控制码G，使该控制码G在同一瞬间并行送入数控振荡器模块；数控振荡器模块接收缓冲寄存器送入的并行的控制码G和外部输入的锁相频率控制字F，以调节数控振荡器模块输出信号的频率和相位，并在下一个输入信号周期的上升沿将反映该时刻瞬时相位误差的信号Fout再次送入数字鉴相器模块，经过系统的动态调节，逐渐减小相位误差，并最终实现锁相环的锁定。
[0014] 本发明与现有技术相比具有如下优点：1、本发明通过在数字环路滤波器模块和数控振荡器模块中采用由超前进位加法器多级级联的快速全加器作为主要部件，对全数字锁相环的电路结构进行改进与优化设计，全数字锁相环电路中信号的传递为并行传输，提高了全数字锁相环的系统运行速度，加快了锁相速度。
[0015] 2、本发明通过改变锁相频率控制字的参数能够锁定不同频率的输入信号，扩大了全数字锁相环电路的锁相范围，并同时得到与输入信号同频、倍频的输出信号，拓展了锁相环的应用范围，而且不会增加FPGA芯片内部的逻辑资源。
[0016] 3、本发明全数字锁相环的电路结构拓展了锁相环路系统的锁相范围，也大幅提高了其输出信号的
频率范围，增强了锁相环的通用性，拓宽了其适用范围，具有巨大的市场潜力。
[0017] 以下结合图和
实施例对本发明作进一步描述。
附图说明
[0018] 图1为基于快速全加器的全数字锁相环的电路连接图；图2为第一、第二快速全加器的结构
框图；
图3为超前进位加法器的结构框图；
图4为第三快速全加器的结构框图；
图5为clk=500MHz、Fin=0.03MHz时的
波形仿真图；
图6为clk=500MHz、Fin=7.84MHz时的波形仿真图。
具体实施方式
[0019] 实施例一，如图1-4所示，基于快速全加器的全数字锁相环，包括数字鉴相器模块1、数字环路滤波器模块2、缓冲寄存器3和数控振荡器模块4，采用自顶向下的设计方法，利用
电子设计自动化技术完成各个模块电路的设计。按照系统整体设计方案确定系统模块的划分，再利用超高速集成电路
硬件描述语言（VHDL）分别对各个模块进行设计，最后，将各个模块连接起来构成系统基于快速全加器的全数字锁相环的电路结构。
[0020] 所述数字鉴相器模块1包括过零检测器1-1和第一寄存器1-2。数字环路滤波器模块2包括第一快速全加器2-1、第二寄存器2-2和第二快速全加器2-3。数控振荡器模块4包括第三快速全加器4-1和第三寄存器4-2。
[0021] 如图2所示，所述第一快速全加器2-1包括第一超前进位加法器2-1-1和第二超前进位加法器2-1-2，第一超前进位加法器2-1-1由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第二超前进位加法器2-1-2由2个四位超前进位加法器和1个两位并行进位部件CLA构成，2个四位超前进位加法器均与1个两位并行进位部件CLA连接，第一超前进位加法器2-1-1和第二超前进位加法器2-1-2连接。
[0022] 第一超前进位加法器2-1-1的4个四位超前进位加法器进位产生信号g和进位传递信号p均输入至四位并行进位部件CLA中，第一个四位超前进位加法器和四位并行进位部件CLA的进位输入信号均为第一超前进位加法器2-1-1的进位输入信号，四位并行进位部件CLA生成其他3个四位超前进位加法器的进位输入信号和第一超前进位加法器2-1-1的进位输出信号Cout4。
[0023] 第二超前进位加法器2-1-2的2个四位超前进位加法器进位产生信号g和进位传递信号p均输入至两位并行进位部件CLA中，第一个四位超前进位加法器的进位输入信号和四位并行进位部件CLA的进位输入信号均为第一超前进位加法器2-1-1的进位输入信号，第一个四位超前进位加法器的进位输入信号由两位并行进位部件CLA产生。
[0024] 第一超前进位加法器2-1-1的进位输出信号Cout4为第二超前进位加法器2-1-2和两位并行进位部件CLA的进位输入信号。第一超前进位加法器2-1-1中4个四位超前进位加法器的加数和被加数分别为第一快速全加器2-1输入的低16位，第二超前进位加法器2-1-2中2个四位超前进位加法器的加数和被加数分别为第一快速全加器2-1输入的高8位；第一超前进位加法器2-1-1中4个四位超前进位加法器的和输出为第一快速全加器2-1输出的低16位，第二超前进位加法器2-1-2中2个四位超前进位加法器的和输出为第一快速全加器2-
1输出的高8位。
[0025] 所述第二快速全加器2-3与第一快速全加器2-1的结构和连接方式相同。
[0026] 如图3所示，所述四位超前进位加法器由4个一位加法器和1个四位并行进位部件CLA构成。其中，A0～A3、B0～B3分别为四位超前进位加法器的加数和被加数，Cin为四位超前进位加法器的进位输入信号，S0～S3为四位超前进位加法器的和输出信号，Cout为四位超前进位加法器的进位输出信号，g0、p0分别为四位超前进位加法器的进位产生信号和进位传递信号。Ai、Bi分别为第i个一位加法器的加数和被加数，Si为第i个一位加法器的和输出信号，Ci为第i个一位加法器的进位输入信号，Gi、Pi分别为第i个一位加法器的进位产生信号和进位传递信号，i=0～3。四位超前进位加法器的进位输入信号与第1个一位加法器的进位输入信号和四位并行进位部件CLA的输入信号连接，4个一位加法器的进位产生信号和进位传递信号分别输入至四位并行进位部件CLA，其他3个一位加法器的进位输入信号和四位超前进位加法器的进位输出信号由四位并行进位部件CLA产生。
[0027] 设“*”表示与逻辑、“+”表示或逻辑、“⊕”表示异或逻辑，四位超前进位加法器的逻辑关系为：C0 = Cin；
Gi = Ai*Bi；
Pi = Ai+Bi；
Si = Ai⊕Bi⊕Ci；
C(i+1)=Ai*Bi+Ai*Ci+Bi*Ci=Ai*Bi+(Ai+Bi)*Ci= Gi+Pi*Ci；
Cout = C4；
g0 = G3+P3*G2+P3*P2*G1+P3*P2*P1*G0；
p0 = P3*P2*P1*P0。
[0028] 所述第三快速全加器4-1包括第三超前进位加法器4-1-1和第四超前进位加法器4-1-2，第三超前进位加法器4-1-1由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第四超前进位加法器4-1-2由3个四位超前进位加法器和1个三位并行进位部件CLA构成，3个四位超前进位加法器均与
1个三位并行进位部件CLA连接，第三超前进位加法器4-1-1和第四超前进位加法器4-1-2连接。
[0029] 如图4所示，第三超前进位加法器4-1-1的结构和连接方式与第一超前进位加法器2-1-1相同。
[0030] 第四超前进位加法器4-1-2的3个四位超前进位加法器进位产生信号g和进位传递信号p均输入至三位并行进位部件CLA中，第一个四位超前进位加法器的进位输入信号为第四超前进位加法器4-1-2和三位并行进位部件CLA的进位输入信号，其他2个四位超前进位加法器的进位输入信号由三位并行进位部件CLA产生。
[0031] 第三超前进位加法器4-1-1的进位输出信号Cout4为第四超前进位加法器4-1-1和三位并行进位部件CLA的进位输入信号。第三超前进位加法器4-1-1中4个四位超前进位加法器的加数和被加数分别为第三快速全加器4-1输入的低16位；第四超前进位加法器4-1-2中3个四位超前进位加法器的加数和被加数分别为第三快速全加器4-1输入的高12位；第三超前进位加法器4-1-1中4个四位超前进位加法器的和输出为第三快速全加器4-1输出的低16位，第四超前进位加法器4-1-1中3个四位超前进位加法器的和输出为第三快速全加器4-
1输出的高12位。
[0032] 所述数字鉴相器模块1、数字环路滤波器模块2、缓冲寄存器3和数控振荡器模块4依次连接，数控振荡器模块4的输出反馈至数字鉴相器模块1中作为数字鉴相器模块1的输入。
[0033] 该基于快速全加器的全数字锁相环的具体电路结构为：所述过零检测器1-1由一位D触发器构成，具有数据信号输入端、时钟信号输入端和两个输出端，过零检测器1-1的数据信号输入端连接系统输入信号Fin，时钟信号输入端clk连接系统时钟信号Clk，第一输出端分别与第一寄存器1-2和缓冲寄存器3的时钟信号输入端clk连接，第二输出端与第二寄存器2-2的时钟信号输入端clk连接；第一寄存器1-2由一组D触发器实现，其输入端D与第三寄存器4-2的输出端Q3连接，输出端Q1分别与第一快速全加器2-1的第一输入端H1和第二快速全加器2-3的第一输入端L1连接；第一快速全加器2-1的第二输入端H2与第二寄存器2-2的输出端Q2连接，第一快速全加器2-1的输出端S1与第二寄存器2-2的输入端K连接；第二寄存器2-2的输出端Q2同时与第二快速全加器2-3的第二输入端L2连接；第二快速全加器2-3的输出端S2与缓冲寄存器3的输入端T连接；缓冲寄存器3的输出端G与第三快速全加器4-1的第一输入端B1连接，作为第三快速全加器4-1的第一输入端B1的低14位输入B1[13:0]，外部设定的锁相频率控制码组F与第三快速全加器4-1的第一输入端B1连接，作为第三快速全加器4-1的第一输入端B1的高14位输入B1[27:14]；第三快速全加器4-1的第二输入端B2与第三寄存器4-2的输出端Q3连接，第三快速全加器4-1的输出端S3与第三寄存器4-2的输入端连接；第三寄存器4-2的输出端Q3作为系统输出信号Fout，其高12位Q3[27:16]反馈至第一寄存器1-2作为第一寄存器1-2的输入信号。
[0034] 本发明提供的基于快速全加器的全数字锁相环的具体锁相过程如下：数字鉴相器模块通过过零检测器1-1检测Fin输入信号的上升沿到来时，第一寄存器1-
2对来自数控振荡器模块4的Fout输入信号进行
采样锁存,在输入信号上升沿瞬间取出数控振荡器模块4的输出并行码，即为该锁相环输入信号Fin与输出信号Fout在该时刻的瞬时相位误差信号Q1。
[0035] 数字环路滤波器模块2接收相位误差信号Q1，经处理之后产生控制数控振荡器模块4频率和相位的控制码G；缓冲寄存器3接收数字环路滤波器模块2输出的控制码G，使该控制码G在同一瞬间并行送入数控振荡器模块4；
数控振荡器模块4接收缓冲寄存器3送入的并行的控制码G和外部输入的锁相频率控制字F，以调节数控振荡器模块4输出信号的频率和相位，并在下一个输入信号周期的上升沿将反映该时刻瞬时相位误差的信号Fout再次送入数字鉴相器模块1，经过系统的动态调节，逐渐减小相位误差，并最终实现锁相环的锁定。
[0036] 对基于快速全加器的全数字锁相环电路进行仿真，其仿真结果如图5-图6所示，其中图5为clk=500MHz、Fin=0.03MHz、外部输入的锁相频率控制字F=0002H时的波形仿真图，图6为clk=500MHz、Fin=7.84MHz、外部输入的锁相频率控制字F=0080H时的波形仿真图。
[0037] 如图5所示其中ui为该全数字锁相环电路的输入信号Fin，m27至m22为该全数字锁相环电路系统输出信号Fout在全数字锁相环电路锁相状态下的输出信号M[27:22]。从系统仿真图中可见，当全数字锁相环电路锁定时，从m27端口输出的信号与输入信号同相，从m26至m22端口输出的信号分别为输入信号的2倍频、4倍频、8倍频、16倍频和32倍频信号。
[0038] 同样地，如图6所示，当全数字锁相环电路锁定时，在系统m27至m22不同的输出端，分别得到与输入信号ui同频、2倍频、4倍频、8倍频、16倍频和32倍频信号。
[0039] 设系统时钟信号Clk频率为500MHZ，输入信号Fin的频率在0.03MHZ～7.84 MHZ范围内取值，分别对传统全锁相环、可变相位累加器电路结构的全数字锁相环和基于快速全加器的全数字锁相环进行系统仿真实验，其实验结果如下表1所示。
[0040] 表1 三种类型全数字锁相环的对比分析结果 锁相频率范围(MHZ) 输出信号频率范围(MHZ)
传统ADPLL 0.25～0.98 0.25～3.92
可变相位累加器结构ADPLL 0.06～3.92 0.015～15.72
基于快速全加器的ADPLL 0.03～7.84 0.03～250.88
分析结果表明，基于快速全加器的全数字锁相环扩大了锁相频率范围，而且该锁相环输出信号的频率范围比前二种锁相环分别扩大了近68倍和16倍。由于全数字锁相环是数字电路系统中一个十分重要的电路模块，它广泛应用于通信、电子信息技术、自动控制和电力系统自动化等领域，其输出信号的频率范围越大，适用范围就越广，通用性就越强。同时，由于该锁相环内部的信号是并行传输，因而大大提高了系统的工作速度。
[0041] 需要强调的是，基于快速全加器的全数字锁相环的设计方案及锁相控制方法与半导体器件的工艺技术无关，故可移植性好。随着半导体工艺技术的飞速发展，电子器件的工作频率和性能会大幅提高，本设计方案也可用这些新的电子器件予以实现。因此，锁相环的锁相范围及工作速度也会得到进一步的提升。
