总线接口装置及其运行方法
阅读：666发布：2020-05-08
专利汇可以提供总线接口装置及其运行方法专利检索，专利查询，专利分析的服务。并且总线 接口 单元及对其的运行方法。本 发明 涉及一种用于通过总线系统（10）交换数据的总线接口单元（100），其中总线接口单元（100）具有至少一个用于连接到总线系统（10）上的总线控制单元（110），其特征在于控制单元（120），所述控制单元（120）被构造为将通过总线控制单元（110）从总线系统（10）接收的数据和/或从其中导出的数据输出给外部单元（2000）和/或通过总线控制单元（110）将从外部单元（2000）获得的数据和/或从其中导出的数据输出给总线系统（10）。，下面是总线接口装置及其运行方法专利的具体信息内容。
1.用于通过总线系统（10；10a；10b）交换数据的总线接口装置（100；100a；100b），其中总线接口装置（100；100a；100b）具有至少一个用于连接到总线系统（10；10a；10b）上的总线控制单元（110；110a；110b）和用于连接到至少一个总线控制单元（110；110a；110b）上的控制单元（120；120a；120b），其特征在于，所述控制单元（120；120a；120b）被构造为将通过总线控制单元（110；110a；110b）从总线系统（10；10a；10b）接收的数据和/或从其中导出的数据输出给外部单元（2000）和/或通过总线控制单元（110；110a；110b）将从外部单元（2000）获得的数据和/或从其中导出的数据输出给总线系统（10；10a；10b），其中控制单元（120）还被构造为从外部单元（2000）接收控制数据和/或配置数据，并且将所接收的控制数据和/或配置数据传送到至少一个总线控制单元以用于根据所接收的控制数据和/或配置数据来控制和/或配置至少一个总线控制单元。
2.根据权利要求1所述的总线接口装置（100；100a；100b），其中控制单元（120）被构造为以一个或多个数据段（seg）的形式与外部单元（2000）交换数据。
3.根据权利要求2所述的总线接口装置（100；100a；100b），其中所述数据段具有恒定长度。
4.根据前述权利要求1-3之一所述的总线接口装置（100；100a；100b），其中
a.总线系统（10；10a；10b）是控制器域网络CAN总线系统，并且其中总线控制单元（110；
110a；110b）是CAN总线控制单元，或者其中
b.总线系统（10；10a；10b）是FlexRay总线系统，并且其中总线控制单元（110；110a；
110b）是FlexRay总线控制单元，或者其中
c.总线系统（10；10a；10b）是本地互联网络LIN总线系统，并且其中总线控制单元（110；
110a；110b）是LIN总线控制单元。
5.根据前述权利要求1-3之一所述的总线接口装置（100；100a；100b），其中控制单元（120）被构造为从总线控制单元（110；110a；110b）接收表征总线控制单元（110；110a；110b）的运行状况的信息，并且将表征总线控制单元（110；110a；110b）的运行状况的信息至少部分地输出给外部单元（2000），其中表征总线控制单元（110；110a；110b）的运行状况的信息被暂存。
6.根据权利要求5所述的总线接口装置（100；100a；100b），其中表征总线控制单元（110；110a；110b）的运行状况的信息被暂存在控制单元（120）中。
7.根据前述权利要求1-3之一所述的总线接口装置（100；100a；100b），其中控制单元（120）借助于硬件来实现。
8.根据权利要求7所述的总线接口装置（100；100a；100b），其中整个总线接口装置（100；100a；100b）被实现为专用集成电路ASIC或可编程逻辑电路FPGA。
9.用于运行通过总线系统（10；10a；10b）来交换数据的总线接口装置（100；100a；100b）的方法，其中总线接口装置（100；100a；100b）具有至少一个用于连接到总线系统（10；10a；
10b）上的总线控制单元（110；110a；110b）和用于连接到至少一个总线控制单元（110；110a；
110b）上的控制单元（120；120a；120b），其特征在于，所述控制单元（120）被设置为将通过总线控制单元（110；110a；110b）从总线系统（10；10a；10b）接收的数据和/或从其中导出的数据输出给外部单元（2000）和/或控制单元（120）通过总线控制单元（110；110a；110b）将从外部单元（2000）获得的数据和/或从其中导出的数据输出给总线系统（10；10a；10b），其中控制单元（120）从外部单元（2000）接收控制数据和/或配置数据，并且将所接收的控制数据和/或配置数据传送到至少一个总线控制单元以用于根据所接收的控制数据和/或配置数据来控制和/或配置至少一个总线控制单元。
10.根据权利要求9所述的方法，其中控制单元（120）以一个或多个数据段（seg）的形式与外部单元（2000）交换数据。
11.根据权利要求10所述的方法，其中所述数据段具有恒定长度。
12.根据权利要求9至11之一所述的方法，其中控制单元（120）从总线控制单元（110；
110a；110b）接收表征总线控制单元（110；110a；110b）的运行状况的信息，并且将表征总线控制单元（110；110a；110b）的运行状况的信息至少部分地输出给外部单元（2000），其中表征总线控制单元（110；110a；110b）的运行状况的信息被暂存。
13.根据权利要求12所述的方法，其中表征总线控制单元（110；110a；110b）的运行状况的信息被暂存在控制单元（120）中。
总线接口装置及其运行方法
技术领域
[0001] 本发明涉及用于通过总线系统交换数据的总线接口单元，其中该总线接口单元具有至少一个用于连接到总线系统上的总线控制单元。
[0002] 本发明还涉及用于这样的总线接口单元的相应运行方法。
背景技术
[0003] 开头提到类型的总线控制单元是已知的并且亦称为“总线控制器”。已知的总线控制器通常连接到微处理器等的标准化的处理器总线上，并且其运行以软件控制方式在微处理器的控制下进行。已知系统的缺点是由于使用软件所引起的相对大的抖动（在数据处理时的实施时间/处理时间的差异）和小的吞吐量。
发明内容
[0004] 因此，本发明的任务是说明经改进的总线接口单元及其经改进的运行方法，所述总线接口单元及其运行方法以较低程度具有或完全不具有前述缺点。
[0005] 该任务根据本发明在开头提到类型的总线接口单元的情况下通过如下方式来解决：设置控制单元，该控制单元被构造为将通过总线控制单元从总线系统接收的数据和/或从其中导出的数据输出给外部单元和/或通过总线控制单元将从外部单元获得的数据和/或从其中导出的数据输出给总线系统。根据本发明的控制单元的设置有利地使得能够将对数据处理重要的功能定位在总线接口单元本身中，使得外部单元、比如与总线接口单元连接的处理器被去载荷并且可以减少或完全避免现有技术的缺点。尤其是当控制单元——根据一个优选的实施方式——借助于硬件来实现时，取消了常规系统的前述缺点。但是在总线控制单元至少部分地以硬件来实现的其它变型方案中，与常规架构相比也给出了根据本发明的优点，在常规架构的情况下，外部单元例如借助于轮询或其它软件控制方法通过常规处理器总线与总线接口单元通信。
[0006] 在一个优选的实施方式中规定，控制单元被构造为以一个或多个数据段、尤其是恒定长度的数据段的形式与外部单元交换数据。由此，数据段在外部单元中的确定性的传播时间或处理时间是可能的。
[0007] 在一个优选的实施方式中规定，该总线系统是控制器域网络CAN总线系统，并且该总线控制单元是CAN总线控制单元。特别优选地，根据一个实施方式，该CAN总线控制单元可以被构造成例如以单独的集成电路（IC）或者ASIC（专用集成电路）或ASIC的部分或者FPGA（可编程逻辑电路）或FPGA的部分形式的独立CAN控制器。在一个实施方式中，CAN总线控制单元也可以基于罗伯特·博世有限公司的“M_CAN IP模块”来实现，参见因特网公开物http://www.bosch-semiconductors.de/media/en/pdf_1/ipmodules_1 /m_can/bosch_product_info_m_can_ip.pdf。
[0008] 在另一优选的实施方式中规定，该总线系统是FlexRay总线系统，并且该总线控制单元是FlexRay总线控制单元。类似于CAN控制器的前述实施方式，在FlexRay总线系统的情况下，根据一个实施方式，该FlexRay总线控制单元也可以被构造成例如以单独的集成电路(IC)或者ASIC(专用集成电路)或ASIC的部分或者FPGA(可编程逻辑电路)或FPGA的部分形式的独立FlexRay控制器。在一个实施方式中，FlexRay总线控制单元也可以基于罗伯特·博世有限公司的“E-Ray IP模块”来实现，参见因特网公开物http://www.bosch-semiconductors.de/media/en/pdf_1/ipmodules_1/flexray/eray_users_manual_1_2_7.pdf。
[0009] 在另一实施方式中，该总线系统也可以被构造成本地互联网络LIN总线系统，并且总线控制单元是LIN总线控制单元。
[0010] 在另一实施方式中规定，控制单元被构造为从外部单元接收控制数据和/或配置数据，由此使根据本发明的控制单元能够尤其是与外部单元的进一步运行无关地或去耦合地将控制数据和/或配置数据直接输送给有关总线控制单元。通过这种方式，可以例如在如下的运行状况下向总线控制单元输送控制数据和/或配置数据：在所述运行状况下，通过总线系统的数据通信特别少地受到控制数据和/或配置数据的传输的妨害。
[0011] 例如根据一个实施方式在构造CAN总线控制单元的情况下，控制单元可以基于前述“M_CAN IP模块”被构造为访问M_CAN IP模块的存储器或配置寄存器，例如以便将从外部单元获得的控制数据和/或配置数据写入到CAN总线控制单元或其寄存器中。
[0012] 另外，例如根据一个实施方式在构造FlexRay总线控制单元的情况下，控制单元可以基于前述“E-Ray IP模块”被构造为访问E_Ray IP模块的存储器或配置寄存器，例如以便将从外部单元获得的控制数据和/或配置数据写入到FlexRay总线控制单元或其寄存器中。
[0013] 在另一实施方式中规定，控制单元被构造为从总线控制单元接收表征总线控制单元的运行状况的信息、尤其是状态和/或事件信息，并且将表征总线控制单元的运行状况的信息至少部分地输出给外部单元，其中表征总线控制单元的运行状况的信息尤其是被暂存、即至少临时地存储在控制单元中。
[0014] 在另一实施方式中规定，控制单元、优选整个总线接口单元借助于硬件或以硬件形式来实现，尤其是被实现为专用集成电路ASIC或可编程逻辑电路FPGA或其部分。在这种情况下，通过根据本发明的控制单元或总线接口单元得出数据的特别小的数据处理时间、以及尤其是可预测的处理时间或吞吐时间，这对数据在外部单元中的高性能的进一步处理产生正面作用。
[0015] 作为本发明的任务的另一解决方案，说明了一种用于运行通过总线系统来交换数据的总线接口单元的方法，其中该总线接口单元具有至少一个用于连接到该总线系统上的总线控制单元，其特征在于，设置控制单元，并且该控制单元将通过总线控制单元从总线系统接收的数据和/或从其中导出的数据输出给外部单元和/或该控制单元通过总线控制单元将从外部单元获得的数据和/或从其中导出的数据输出给总线系统。
[0017] 接下来参考附图阐述本发明的示例性的实施方式。在附图中：
[0018] 图1示意性地示出了根据第一实施方式的总线接口单元，
[0019] 图2示意性地示出了根据第二实施方式的总线接口单元，
[0020] 图3a至3d分别示意性地示出了根据另一实施方式的总线接口单元的方面，[0021] 图4示意性地示出了根据另一实施方式的总线接口单元，
[0022] 图5a至5d分别示意性地示出了根据另一实施方式的总线接口单元的方面，以及[0023] 图6示意性地示出了根据实施方式的流程图。
具体实施方式
[0024] 图1示意性地示出了根据第一实施方式的总线接口单元100。总线接口单元100用于通过总线系统10交换数据。通过这种方式，例如外部单元2000可以在使用总线接口单元100的情况下通过总线系统10传输（接收和/或发送）数据。不是本发明主题的外部单元2000例如可以是尤其是机动车辆的控制设备（未示出）的计算单元，或者也可以是被设置为将数据转发给其它设备或在多个设备相互之间进行数据交换的网关设备等等。
[0025] 根据本发明，总线接口单元100具有总线控制单元110，该总线控制单元110被设置用于连接到总线系统10并且可以亦称为“总线控制器”。根据本发明，总线接口单元100还具有——与总线控制单元110不同的——控制单元120，该控制单元120被构造为将通过总线控制单元110从总线系统10接收的数据和/或从其中导出的数据输出给外部单元2000和/或通过总线控制单元110将从外部单元2000获得的数据和/或从其中导出的数据输出给总线系统10。
[0026] 图6为此示意性地示出了根据本发明方法的实施方式的简化流程图。在步骤200，总线控制单元110（图1）通过总线系统10接收已经从总线系统10的其它总线成员（未示出）发送出的数据。在步骤210（图2），控制单元120将在步骤200中接收到的数据输出给外部单元2000。
[0027] 在一个实施方式中，一方面控制单元120或一般地总线接口单元100与另一方面外部单位2000之间的相应数据连接DV可以包括一个或多个（专用）数据线路或地址和/或数据总线，使得部件120或100与2000之间的有效和高性能的数据交换是可能的。
[0028] 在另一实施方式中规定，控制单元120、但是优选整个总线接口单元100借助于硬件或以硬件形式来实现，尤其是被实现为专用集成电路ASIC或可编程逻辑电路FPGA或其部分。在这种情况下，通过根据本发明的控制单元120或总线接口单元100得出数据的特别小的数据处理时间以及尤其是可预测的处理时间或通过时间，这对数据在外部单元2000中的高性能的进一步处理产生正面作用。例如，总线控制单元110的功能可以与控制单元120的功能在同一FPGA中实现。在另一实施方式中，部件110、120或总体上部件100的功能也可以与外部单元2000被集成在例如同一FPGA中。
[0029] 图2示意性地示出了根据第二实施方式的总线接口单元100a。总线接口单元100a被连接到构造成CAN总线的总线系统10a上并且被构造为将通过总线控制单元110a从CAN总线10a接收的数据和/或从其中导出的数据输出给外部单元2000和/或通过总线控制单元110a将从外部单元2000获得的数据和/或从其中导出的数据输出给CAN总线10a。总线接口单元100a与外部单元2000之间的数据交换在图2中由多个箭头1228或框状箭头111'、
117a'、1288来表明并且在下面予以进一步描述。
117a'、1288来表明并且在下面予以进一步描述。
[0030] 在此，总线接口单元100a的总线控制单元110a是基于前面已经描述的罗伯特·博世有限公司的“M_CAN IP模块”来实现的，该M_CAN IP模块被构造为在CAN总线系统10a上实施与标准ISO 11898-1兼容的通信。可替代地，也可以使用其它CAN控制器110a。M_CAN IP模块、以及尤其是整个总线接口单元100a的功能特别优选地以FPGA（现场可编程门阵列，可编程逻辑器件）F1的一部分的形式来实现，其中FPGA F1在此还至少部分地实现外部单元2000的功能。这在图2中用围绕单元100a、2000的配备附图标记F1的虚线来表明。通过在同一FPGA F1中集成总线接口单元100a以及外部单元2000，得出单元100a、2000之间的特别有效的数据传输可能性，因为例如可以动用FPGA内部总线或数据传输系统。在制造商Altera的FPGA类型的情况下，例如可以动用Altera FPGA的所谓的Avalon接口，所述Avalon接口使得能够对多个在同一FPGA F1中表明的部件或单元进行有效数据连接。特别优选地，在FPGA F1的情况下例如可以使用“Avalon Memory Mapped Interface（Avalon存储器映射接口）（Avalon-MM）”类型的接口，以便在单元100a、2000的部分之间建立数据连接。
[0031] 在图2中绘出的配置的情况下，根据本发明的控制单元120a（亦参见图1中的附图标记120）的功能被分布到多个功能块、即基本上为功能块122a、124a、126a、128a上，这在后面予以进一步阐述。
[0032] 在一个有利的实施方式中，设置第一功能块122a，该第一功能块122a也可以被称为“主机服务”并且被构造为控制总线接口单元100a的运行。第一功能块122a尤其是可以被构造为从外部单元2000接收控制数据和/或配置数据，由此使根据本发明的控制单元120a能够尤其是与外部单元2000的进一步运行无关或去耦合地将控制数据和/或配置数据直接输送给总线控制单元110a。通过这种方式，可以例如在如下的运行状况下向总线控制单元110a输送控制数据和/或配置数据：在所述运行状况下，通过CAN总线10a的数据通信特别少地受到控制数据和/或配置数据的传输的妨害。
[0033] 根据一个实施方式，所述控制数据例如可以包括控制命令，所述控制命令发起总线控制单元110a的启动或关闭/去激活和/或总线控制单元110a的运行状况之间的其它切换。
[0034] 图3a示意性地示出了根据图2的总线接口单元100a的一方面。绘出了还被称为“主机服务”的第一功能块122a。
[0035] 在一个有利的实施方式中，在第一功能块122a中例如可以实现状态自动机122a（有限自动机，有限状态机（FSM）），该状态自动机122a描绘总线接口单元100a的不同运行状况并且以本身公知的方式控制运行状况转变或在前述控制数据和/或配置数据的控制下实施运行状况转变。
[0036] 例如，根据一个实施方式，状态自动机1220a可以具有三个状态“缺省（Default）”、“就绪（Ready）”、“运行（Running）”，其中第一状态“缺省”例如在激活状态自动机1220a或第一功能块122a以后采取。例如，状态自动机1220a可以通过如下方式从第一状态“缺省”转移到第二状态“就绪”：总线控制单元110a（图2）被初始化或复位，这可以通过从外部单元2000向控制单元120a或第一功能块122a发送相应控制数据来进行。通过同样可以从外部单元2000向控制单元120a或第一功能块122a传输的启动命令，状态自动机1220a最后可以从第二状态“就绪”转移到第三状态“运行”。与此类似地，状态自动机1220a可以通过同样可以从外部单元2000向控制单元120a或第一功能块122a传输的停止命令从第三状态“运行”转移到第一状态“缺省”。
[0037] 附加地可以规定，在运行状况“就绪”和/或“运行”中，改变总线控制单元110a的配置数据（例如以用于调整用于访问CAN总线10a的总线定时）和/或整个总线接口单元100a的配置数据（例如以用于配置单元100a、2000之间的数据路径）。为此，控制单元120a也可以从例如外部单元2000获得相应的控制数据和/或配置数据。
[0038] 在一个实施方式中，总线控制单元110a在第三状态“运行”中在CAN总线10a上的数据通信方面是活跃的，因此可以接收和/或发送CAN报文。
[0039] 例如根据一个实施方式在构造CAN总线控制单元110a的情况下，控制单元120a可以基于前述“M_CAN IP模块”被构造为访问M_CAN IP模块的存储器或配置寄存器，例如以便将从外部单元2000获得的控制数据和/或配置数据写入到CAN总线控制单元110a或其寄存器中。
[0040] 在另一有利的实施方式中，可以在根据图3a的第一功能块122a中设置所谓的主机服务处理器（Host-Service handler）1222a，该主机服务处理器1222a被构造为提供下列功能中的一个或多个：到外部单元2000的数据连接1224；到CAN总线控制单元110a的数据连接1226；中断控制器1228；到CAN总线控制单元110a的内部部件的直接数据连接1230；用于用信号通知状态信息的数据连接1232。
[0041] 在一个有利的实施方式中，到外部单元2000的数据连接1224例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F1（图2）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口。
[0042] 在一个有利的实施方式中，到CAN总线控制单元110a、尤其是到M_CAN IP模块的AEI接口AEI（图2）的数据连接1226可以包括到M_CAN IP模块的M_CAN复用器上的连接。在另一有利的实施方式中，中断控制器1228的功能可以包括向外部单元2000输出中断（“中断请求”）信号。在另一有利的实施方式中，到CAN总线控制单元110a的内部部件的直接数据连接1230可以通过所谓的BondOut（外合）来实现、即通过从CAN总线控制单元110a或实现其功能的装置（硬件、尤其是如在此考察的ASIC和/或IC和/或FPGA）中的直接信号引出来实现。在另一有利的实施方式中，用于用信号通知状态信息的数据连接1232例如可以直接作用于信令设备（光学信号发生器、比如发光二极管）或者还作用于外部单元2000。
[0043] 图3b示意性地示出了根据图2的总线接口单元100a的另一方面。绘出了状态和事件服务器、简称SES，其在图3b中由第二功能块124a来表示。
[0044] 借由SES 124a，总线接口单元100a根据一个实施方式被构造为从总线控制单元110a接收表征总线控制单元110a（图2）的运行状况的信息并且将表征总线控制单元110a的运行状况的信息至少部分地输出给外部单元2000，其中表征总线控制单元110a的运行状况的信息尤其是被暂存在控制单元120a中、在此尤其是SES 124a中。
[0045] 在一个实施方式中，SES 124a为此具有状态和事件处理器（简称“SEH”）1240a，该状态和事件处理器1240a通过数据连接1244从总线控制器110a接收表征总线控制单元110a的运行状况的信息、尤其是CAN总线控制器110a的状态和事件信息。在另一有利的实施方式中，数据连接1244可以——与前述数据连接1230类似地——通过BondOut被实现为直接通往CAN总线控制单元110a的内部部件。
[0046] 在另一实施方式，SEH 1240a可以被构造为接收和分析、尤其是过滤总线控制单元110a的事件和状态改变。根据所述分析和/或过滤，SEH 1240a可以进一步实施或促使向外部单元2000的数据传输，例如以便向外部单元2000通知所述分析和/或过滤或总体上通知CAN总线控制器110a的状态和事件信息。到外部单元2000的数据连接例如可以通过数据接口1246来实现。在一个有利的实施方式中，到外部单元2000的数据接口1246例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F1（图2）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口，其类似于第一（“主机服务”）功能块122a与外部单元2000之间的数据接口1224。通过直接的数据连接1246，可以将要发送给外部单元2000的数据特别有效地传输给外部单元2000，而尤其是无需软件控制的流程、比如轮询机制等等。更确切地，在以硬件或通过FPGA F1的功能来实现单元100a的情况下可以进行优选纯粹基于硬件并由此高性能的数据通信，其各个运行阶段尤其是也是确定性的、也即具有可预测的时长。
[0047] 在另一实施方式中，SES 124a还可以具有由图3b中的功能块1242a示出的所谓的SES输入协调器（“入口处理器（ingress handler）”），该SES输入协调器具有到外部单元2000的（特有的）数据连接1248。在一个优选的实施方式中规定，SES输入协调器1242a被构造为以一个或多个数据段、尤其是恒定长度的数据段的形式与外部单元2000交换数据。由此，数据段在外部单元2000中的确定性的传播时间或处理时间是可能的。SES输入协调器
1242a还可以被构造为对从SEH 1240a指向其的数据传输请求进行仲裁，例如以便将CAN总线控制器110a的前述状态和事件信息或从其中导出的数据从SEH 1240a传输给外部单元
2000。
1242a还可以被构造为对从SEH 1240a指向其的数据传输请求进行仲裁，例如以便将CAN总线控制器110a的前述状态和事件信息或从其中导出的数据从SEH 1240a传输给外部单元
2000。
[0048] 特别优选地在一个实施方式中，SES 124a可以通过数据连接1246和/或通过SES输入协调器1242a的数据连接1248向外部单元2000传输数据，其中通过数据连接1248的数据传输尤其是以恒定长度的数据段的形式进行。
[0049] 图3c示意性地示出了根据图2的总线接口单元100a的另一方面。绘出了接收等待队列处理器126a、简称“RQP”126a。接收等待队列处理器126a具有输入缓冲协调器（简称“RFH”）1260a。根据一个实施方式，RQP 126a还具有本地缓冲存储器1262a。根据一个实施方式，RQP 126a还具有本地输入协调器1264a。
[0050] 根据一个实施方式，RFH 1260a具有数据连接1266，该数据连接1266被构造为接受通过总线控制单元110a从CAN总线10a接收的数据或从其中导出的数据。除了从CAN总线10a接收的其它发送方（其它CAN总线成员，未示出）的数据以外，也可以涉及从总线控制单元110a发送到CAN总线10a上并同时也再次被总线控制单元110a接收的数据（“自接收”）。为了更有效和更高性能的流程控制，RFH 1260a在一个实施方式中也可以具有到CAN总线控制单元110a的直接数据连接1268，该直接数据连接1268例如又借助于BondOut来实现。
[0051] 根据另一个实施方式，RFH 1260a具有数据连接1269a，该数据连接1269a被构造为实现与外部单元2000的数据交换。在一个有利的实施方式中，到外部单元2000的数据连接1269a例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F1（图2）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口，其类似于前述数据接口1224或1246。
[0052] 在SES 124a具有本地输入协调器（“入口处理器”）1264a的实施方式中，该本地输入协调器1264a可以具有到外部单元2000的（特有的）数据连接1269b。在一个优选的实施方式中规定，本地输入协调器1264a被构造为以一个或多个数据段、尤其是恒定长度的数据段的形式与外部单元2000交换数据。由此，数据段在外部单元2000中的确定性的传播时间或处理时间是可能的。本地输入协调器1264a还可以被构造为对从RFH 1260a指向其的数据传输请求进行仲裁，例如以便将前述接收的CAN报文或数据或者从其中导出的数据从RFH 1260a传输给外部单元2000。
[0053] 在一个实施方式中，接收等待队列处理器（RQP）126a被构造为在CAN报文应当被传输给外部单元2000时实施下列步骤：将优选整个（报头数据(“header”）和有效载荷（“payload”）)CAN报文从总线控制单元110a的存储器118a（图2）中加载到本地缓冲存储器1262a中；优选在本地输入协调器1262a的控制下和使用其到外部单元2000的数据连接
1269b的情况下促使CAN报文从本地缓冲存储器1262a到外部单元2000的数据传输。
1269b的情况下促使CAN报文从本地缓冲存储器1262a到外部单元2000的数据传输。
[0054] 在一个实施方式中，总线控制单元110a的存储器118a可以被构造成外部存储器，参见图2的框118a。存储器118a尤其是可以被构造成具有例如32位或64位数据总线宽度的所谓的双端口存储器、优选双端口RAM（random access memory（随机存取存储器））。
[0055] 图3d示意性地示出了根据图2的总线接口单元100a的另一方面。绘出了发送等待队列处理器128a、简称“TQP”128a。发送等待队列处理器128a具有输出缓冲协调器（简称“TQH”）1280a。根据一个实施方式，TQP 128a还具有本地输出协调器1282a。
[0056] 根据一个实施方式，TQH 1280a具有到总线控制单元110a的直接数据连接1284，该直接数据连接1284使得TQH 1280a能够控制或修改总线控制单元110a的控制和/或配置数据或寄存器。例如，TQH 1280a由此也可以管理总线控制单元110a的发送等待队列或影响由总线控制单元110a对其的处理。总线控制单元110a的“自接收”功能也可以由TQH 1280a借由数据连接1284来控制。通过设置TQH 1280a，在一些应用情况中甚至可以放弃使用集成到总线控制单元110a中的发送等待队列处理器；而是该控制也可以通过TQH 1280a本身来进行。
[0057] TQP 128a的本地输出协调器1282a可以通过数据连接1286与总线控制单元110a的存储器118a连接，使得本地输出协调器1282a可以通过该数据连接1286把要由总线控制单元110a以CAN报文的形式发送到CAN总线10a上的数据写入到存储器118a中。总线控制单元110a可以以本身公知的方式将这样的数据从存储器118a中取出并在CAN总线10a上发送。
[0058] TQP 128a的本地输出协调器1282a还可以通过数据连接1288与外部单元2000连接，通过该数据连接1288，本地输出协调器1282a例如可以以恒定长度的数据段的形式从外部单元2000接收这样的数据，所述数据是要以CAN报文的形式通过总线控制单元110a在CAN总线10a上发送的。
[0059] 在一个优选的实施方式中，发送等待队列处理器（TQP）128a被构造为优选实时地例如通过匹配报头数据将通过数据连接1288从外部单元2000获得的数据转换成CAN报文，并且尤其是通过数据连接1286将这样生成的CAN报文写入到存储器118a中。数据连接1286为此优选地具有下列特性：每时钟周期（clock cycle）64位的数据吞吐量，和/或在对存储器118a进行存储器访问时的最大可能的优先级，和/或对一个时钟周期内的存储器访问的仲裁。
[0060] 在另一实施方式中，TQP 128a也可以被构造为阻塞在存储器118a中为了通过CAN总线10a进行发送而排队的CAN报文（例如以便防止改写），直到所有所需的处理步骤结束（例如由总线控制单元110a发送，完成“自接收”，由接收等待队列处理器（RQP）126a确认）。
[0061] 在总线接口单元100a的另一实施方式中，可以设置MCAN复用器112a（图2），通过该MCAN复用器112a，亦称主机服务的第一功能块122a可以借助于其数据连接1226与总线控制单元110a、尤其是其AEI接口连接。
[0062] 在总线接口单元100a的另一实施方式中，可以设置第一仲裁单元114a，该第一仲裁单元114a可以通过AEIM接口与总线控制单元110a连接，并且其还与存储器118a连接。通过第一仲裁单元114a，总线控制单元110a因此可以访问外部存储器118a。另外可以设置部件112a、114a之间的另一未进一步表示的数据连接。
[0063] 在总线接口单元100a的另一实施方式中，可以设置第二仲裁单元116a，该第二仲裁单元116a控制部件126a、128a（通过其数据连接1266、1286）对存储器118a的访问。在此，第二仲裁单元116a例如连接到优选被实施成双端口RAM的存储器118a的第二接线端子（端口）上，而第一仲裁单元114a连接到存储器118a的第一端口上。通过这种方式，可以由下列部件组中的各一个成员同时访问存储器118a：组1（110a，122a）、组2（126a，128a）。
[0064] 在总线接口单元100a的另一实施方式中，可以设置第三仲裁单元117a，该第三仲裁单元117a控制部件124a、126a（通过其数据连接1248、1269b）对去往外部单元2000的数据路径117a'的访问。
[0065] 在总线接口单元100a的另一实施方式中，可以设置复用器单元111，该复用器单元111控制通过数据连接1224、1269a对去往外部单元2000的数据路径111'的数据访问。例如当FPGA F1是制造商Altera的一型号时，例如可以使用Avalon类型的复用器单元111。
[0066] 在另一实施方式中，数据连接1248、1269b、117a'、1288分别具有64位的数据宽度，使得每时钟周期也即可以同时传输8字节数据。附加地可以存在一个或多个控制线路。
[0067] 根据图2的总线接口单元100a具有下列特别的优点。通过设置部件122a、124a，可以将总线控制单元110a的运行状况信息、事件信息和状态信息有效地以及尤其是无阻塞地传输给外部单元2000，其方式例如是，将这些信息如前述那样通过数据连接1246传输给外部单元。这样的传输可以有利地在连续的、到外部单元2000的数据流中进行，其中尤其是不必检查外部单元2000针对这些数据的接收的确认信号。外部单元2000和/或其它外部控制等等（未示出）可以有利地通过主机服务122a访问总线控制单元110a，使得例如取消如在常规微控制器中实现的软件控制的访问。更确切地，优选以硬件或以FPGA F1的形式实现的总线接口单元100a可以迅速和有效地访问总线控制单元110a。图2以及后面的图的根据本发明的配置还有利地使得能够在对总线控制单元110a的配置访问与数据访问之间进行仲裁。例如，总线控制单元110a的配置数据可以通过所描述的BondOut连接直接在总线控制单元
110a中被修改，而数据访问（CAN报文或其部分（报头，有效载荷）的读取/写入）可以与此完全无关地通过部件126a、128a来开展。除此之外，为了将状态信息或事件或表征总线控制单元110a的运行状况的其它数据传递给外部单元2000，不需要中断或轮询机制。更确切地，总线接口单元100a自身可以识别这样的信息的存在（例如可以将总线控制单元110a的中断请求直接传给单元126a）并且发起到外部单元2000的相应数据传输。除此之外可以设想，已知的“M_CAN IP模块”可以在其功能（以及由此还有大小/存储需求或等效门等）方面被缩减，只要可以通过根据本发明的总线接口单元100a的其余部件覆盖类似的或根据本发明经改进的功能。
110a中被修改，而数据访问（CAN报文或其部分（报头，有效载荷）的读取/写入）可以与此完全无关地通过部件126a、128a来开展。除此之外，为了将状态信息或事件或表征总线控制单元110a的运行状况的其它数据传递给外部单元2000，不需要中断或轮询机制。更确切地，总线接口单元100a自身可以识别这样的信息的存在（例如可以将总线控制单元110a的中断请求直接传给单元126a）并且发起到外部单元2000的相应数据传输。除此之外可以设想，已知的“M_CAN IP模块”可以在其功能（以及由此还有大小/存储需求或等效门等）方面被缩减，只要可以通过根据本发明的总线接口单元100a的其余部件覆盖类似的或根据本发明经改进的功能。
[0068] 图4示意性地示出了根据第二实施方式的总线接口单元100b。总线接口单元100b被连接到构造成FlexRay总线的总线系统10b上并且被构造为将通过总线控制单元110b从FlexRay总线10a接收的数据和/或从其中导出的数据输出给外部单元2000和/或通过总线控制单元110b将从外部单元2000获得的数据和/或从其中导出的数据输出给FlexRay总线10b。总线接口单元100b与外部单元2000之间的数据交换在图4中由多个箭头1227b或框状箭头111'、117b'、1281b'、1281e来表明并且在下面予以进一步描述。
[0069] 在此，总线接口单元100b的总线控制单元110b是基于前面已经描述的罗伯特·博世有限公司的“E-Ray IP模块”来实现的，该“E-Ray IP模块”被构造为在FlexRay总线系统10b上实施数据通信。可替代地，也可以使用其它FlexRay控制器110b。E-Ray IP模块、以及尤其是整个总线接口单元100b的功能特别优选地以FPGA（现场可编程门阵列，可编程逻辑器件）F2的一部分的形式来实现，其中FPGA F2在此还至少部分地实现外部单元2000的功能。这在图4中由围绕单元100b、2000的配备附图标记F2的虚线来表明。通过在同一FPGA F2中集成总线接口单元100b以及外部单元2000，得出单元100b、2000之间的特别有效的数据传输可能性，因为例如可以动用FPGA内部总线或数据传输系统。在制造商Altera的FPGA类型的情况下，例如可以动用Altera FPGA的Avalon接口，所述Avalon接口使得能够对多个布置在同一FPGA F2中的部件或单元进行有效数据连接。特别优选地，在FPGA F2的情况下例如可以使用“Avalon存储器映射接口（Avalon-MM）”类型的接口，以便在单元100b、2000的部分之间建立数据连接。
[0070] 在图4中绘出的配置的情况下，根据本发明的控制单元120b（亦参见图1的附图标记120）的功能被分布到多个功能块、即基本上为功能块122b、124b、126b、128b上，这在后面予以进一步阐述。
[0071] 在一个有利的实施方式中，设置功能块122b，该功能块122b——类似于根据图2的CAN总线接口单元100a的功能块122a——也可以被称为“主机服务”，并且被构造为控制根据图4的FlexRay总线接口单元100b的运行。功能块122b尤其是可以被构造为从外部单元2000接收控制数据和/或配置数据，由此使根据本发明的控制单元120b能够尤其是与外部单元2000的进一步运行无关或去耦合地将控制数据和/或配置数据直接输送给总线控制单元110b。通过这种方式，可以例如在如下的运行状况下向总线控制单元110b输送控制数据和/或配置数据：在所述运行状况下，通过FlexRay总线10b的数据通信特别少地受到控制数据和/或配置数据的传输的妨害。
[0072] 根据一个实施方式，所述控制数据例如可以包括控制命令，所述控制命令发起总线控制单元110b的启动或关闭/去激活和/或总线控制单元110b的运行状况之间的其它切换。
[0073] 图5a示意性地示出了根据图4的总线接口单元100b的一方面。绘出了还被称为“主机服务”的第一功能块122b。
[0074] 在一个有利的实施方式中，在主机服务功能块122b中例如可以实现状态自动机1220b（有限自动机，有限状态机（FSM）），该状态自动机1220b描绘总线接口单元100b的不同运行状况并且以本身公知的方式控制运行状况转变或在前述控制数据和/或配置数据的控制下实施运行状况转变。例如，状态自动机1220b可以与前面已经描述的状态自动机1220a具有类似的三个状态（“缺省”，“就绪”，“运行”）。
[0075] 例如，根据一个实施方式在构造FlexRay总线控制单元110b的情况下，控制单元120b可以基于前述“E-Ray IP模块”被构造为访问E-Ray IP模块的存储器或配置寄存器，例如以便将从外部单元2000获得的控制数据和/或配置数据写入到FlexRay总线控制单元
110b或其寄存器中。
110b或其寄存器中。
[0076] 在另一有利的实施方式中，可以在根据图5a的功能块122b中设置所谓的主机服务处理器1222b，该主机服务处理器1222b被构造为提供下列功能中的一个或多个：到外部单元2000的数据连接1224b；到FlexRay总线控制单元110b的数据连接1226b；中断控制器1225b；用于与外部单元2000交换尤其是涉及位传输层（ISO/OSI基本参考模型的层1（物理层））的状态信息的数据连接1227b；用于交换、尤其是接收FlexRay总线控制单元110b的状态信息的数据连接1227c。
[0077] 在一个有利的实施方式中，到外部单元2000的数据连接1224b例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F2（图4）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口。
[0078] 在一个有利的实施方式中，到FlexRay总线控制单元110b的数据连接1226b可以包括到E-Ray仲裁单元113的连接，其中多个另外的数据连接可以通过仲裁单元113耦合到E-Ray数据路径113a上。仲裁单元113优选这样工作，即仲裁基于任务粒度（Task-Granularität）而不是基于访问粒度(Zugriffs-Granularität)进行。这在另一实施方式中也适用于根据图2的变型方案的一个或多个仲裁单元114a、116a、117a。
[0079] 在另一有利的实施方式中，中断控制器1225b的功能可以包括向外部单元2000输出中断（“中断请求”）信号。
[0080] 在另一有利的实施方式中，可以在主机服务功能块122b中集成所谓的“接口定序器（interface sequencer）”的功能，该接口定序器被构造为尤其是与数据连接1226b无关地实施对FlexRay总线控制单元110b的下列访问中的一个或多个：chicmd（应用E-Ray CHI命令）、do_unlock（应用E-Ray解锁序列）、do_write（处理CONF_WRITE_REG命令）、do_read（处理CONF_READ_REG命令）、do_mbuf（处理CONF_MBUF命令）。
[0081] 功能块122b的运行优选地也可以由状态自动机1228b来控制。状态自动机1228b尤其是也可以被构造为例如在使用功能块1222b的情况下处理例如从外部单元2000获得的控制和/或配置命令。状态自动机1228b优选地还被构造为控制E-Ray仲裁单元113，以便实现对E-Ray数据连接113a（图4）的无中断的访问。
[0082] 图5b示意性地示出了根据图4的总线接口单元100b的另一方面。绘出了状态和事件服务器、简称SES，其在图5b中由第二功能块124b来表示。
[0083] 借由SES 124b，总线接口单元100b根据一个实施方式被构造为从总线控制单元110b接收表征总线控制单元110b（图4）的运行状况的信息，并且将表征总线控制单元110b的运行状况的信息至少部分地输出给外部单元2000，其中表征总线控制单元110b的运行状况的信息尤其是被暂存在控制单元120b中、在此尤其是SES 124b中。
[0084] 在一个实施方式中，SES 124b为此具有状态和事件处理器（简称“SEH”）1240b，该状态和事件处理器1240b通过数据连接1244从总线控制器110b接收表征总线控制单元110b的运行状况的信息、尤其是FlexRay总线控制器110b的状态和事件信息。
[0085] 在另一实施方式中，SEH 1240b可以被构造为接收和分析、尤其是过滤总线控制单元110b的事件和状态改变。根据所述分析和/或过滤，SEH 1240b可以进一步实施或促使向外部单元2000的数据传输，例如以便向外部单元2000通知所述分析和/或过滤或总体上通知FlexRay总线控制器110b的状态和事件信息。到外部单元2000的数据连接例如可以通过数据接口1246b来实现。在一个有利的实施方式中，到外部单元2000的数据接口1246b例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F2（图4）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口。通过直接的数据连接1246b，可以将要发送给外部单元2000的数据特别有效地传输给外部单元2000，而尤其是无需软件控制的流程、比如轮询机制等等。更确切地，在以硬件或通过FPGA F2的功能来实现单元100b的情况下可以进行优选纯粹基于硬件并由此高性能的数据通信，其各个运行阶段尤其是也是确定性的、也即具有可预测的时长。
[0086] 在另一实施方式中，SES 124b还可以具有由图5b中的功能块1242b示出的所谓的SES输入协调器（“入口处理器”），该SES输入协调器具有到外部单元2000的（特有的）数据连接1248b。在一个优选的实施方式中规定，SES输入协调器1242b被构造为以一个或多个数据段、尤其是恒定长度的数据段的形式与外部单元2000交换数据。由此，数据段在外部单元2000中的确定性的传播时间或处理时间是可能的。SES输入协调器1242b还可以被构造为对从SEH 1240b指向其的数据传输请求进行仲裁，例如以便将FlexRay总线控制器110b的前述状态和事件信息或从其中导出的数据从SEH 1240b传输给外部单元2000。
[0087] 特别优选地在一个实施方式中，SES 124b可以通过数据连接1246b和/或通过SES输入协调器1242b的数据连接1248b向外部单元2000传输数据，其中通过数据连接1248b的数据传输尤其是以恒定长度的数据段的形式进行。
[0088] 图5c示意性地示出了根据图4的总线接口单元100b的另一方面。绘出了接收等待队列处理器126b、简称“RQP”126b。接收等待队列处理器126b具有输入缓冲协调器（简称“RFH”）1260b。根据一个实施方式，RQP 126b还具有本地输入协调器1264b。
[0089] 根据一个实施方式，RFH 1260b具有数据连接1266b，该数据连接1266b被构造为接受通过总线控制单元110b从FlexRay总线10b接收的数据或从其中导出的数据和/或将用于通过FlexRay总线10b发送的数据传输给总线控制单元110b。除了从FlexRay总线10b接收的其它发送方（其它总线成员，未示出）的数据以外，也可以涉及从总线控制单元110b发送到FlexRay总线10b上并同时也再次被总线控制单元110b接收的数据（“自接收”）。
[0090] 根据一个实施方式，RFH 1260b具有数据连接1269b'，该数据连接1269b'被构造为实现与外部单元2000的数据交换。在一个有利的实施方式中，到外部单元2000的数据连接1269b'例如可以包括一个或多个FPGA内部数据连接，例如在Altera FPGA F2（图4）的情况下所谓Avalon接口中的一个或多个、例如“Avalon存储器映射接口（Avalon-MM）”类型的接口。
[0091] 另外，RFH 1260b可以具有用于接收总线控制单元110b的状态信息或状况信息等等的数据连接1269b''。
[0092] 在SES 124b具有本地输入协调器（“入口处理器”）1264b的实施方式中，该本地输入协调器1264b可以具有到外部单元2000的（特有的）数据连接1269b'''。在一个优选的实施方式中规定，本地输入协调器1264b被构造为以一个或多个数据段、尤其是恒定长度的数据段的形式与外部单元2000交换数据。由此，数据段在外部单元2000中的确定性的传播时间或处理时间是可能的。本地输入协调器1264b还可以被构造为对从RFH 1260b指向其的数据传输请求进行仲裁，例如以便将前述接收的FlexRay报文或数据或者从其中导出的数据从RFH 1260b传输给外部单元2000。
[0093] 通过另一数据连接1269b''''，输入协调器1264b有利地可以优选借助于存储器直接访问（direct memory access（直接存储器访问），DMA）来访问总线控制单元110b的输出缓冲器。
[0094] 在一个实施方式中，接收等待队列处理器（RQP）126b被构造为在FlexRay报文应当被传输给外部单元2000时实施下列步骤：将报文从E-Ray消息缓冲器（未示出）加载到总线控制单元110b的输出缓冲器中；优选通过数据连接1266b（优选具有32位数据宽度或总线宽度）读取有关报文的报头数据；促使FlexRay报文到外部单元2000的数据传输，其中在（尤其是报头数据的）数据传输期间，有关报文的有效载荷实时地借助于DMA访问被直接从总线控制单元110b的输出缓冲器中读出并且通过数据连接1269b''传输给外部单元2000。由此有利地避免了有效载荷的本地暂存。
[0095] 图5d示意性地示出了根据图4的总线接口单元100b的另一方面。绘出了发送等待队列处理器128b、简称“TQP”128b。发送等待队列处理器128b具有到外部单元2000的数据连接1281，该数据连接1281优选地可以以Avalon接口的形式来实现。发送等待队列处理器128b与总线控制单元110b之间的必要时经过仲裁单元113（图4）的数据连接用附图标记
1281a来表示。使得能够将数据（优选以恒定长度的数据段的形式）从外部单元2000传送给发送等待队列处理器128b的另一数据连接用附图标记1281b来表示。状态和运行状况信息等等可以通过另一数据连接1281c从总线控制单元110b输送给发送等待队列处理器128b。
优选在使用DMA访问的情况下使得能够由发送等待队列处理器128b将数据传输到总线控制单元110b的输入缓冲器（未示出）中的另一数据连接用附图标记1281d来表示。
1281a来表示。使得能够将数据（优选以恒定长度的数据段的形式）从外部单元2000传送给发送等待队列处理器128b的另一数据连接用附图标记1281b来表示。状态和运行状况信息等等可以通过另一数据连接1281c从总线控制单元110b输送给发送等待队列处理器128b。
优选在使用DMA访问的情况下使得能够由发送等待队列处理器128b将数据传输到总线控制单元110b的输入缓冲器（未示出）中的另一数据连接用附图标记1281d来表示。
[0096] 下面参考图5d的框图进一步描述根据一个实施方式的发送等待队列处理器128b的运行。输出处理器1283通过数据连接1281b优选以恒定长度的数据段形式获得数据，该数据应当以FlexRay报文形式由总线控制单元110b输出到FlexRay总线10b上。输出处理器1283优选本地临时存储FlexRay报文的报头数据，而FlexRay报文的有效载荷优选地直接在通过数据连接1281b输入时借助于DMA访问通过数据连接1281d写入到总线控制单元110b的输入缓冲器（未示出）中。一旦至少一个FlexRay报文的有效载荷完整地存在，则输出处理器
1283就促使缓冲存储器处理器1283a进行从总线控制单元110b的输入缓冲器到总线控制单元110b的消息RAM中的数据传输。相应的数据通信例如可以通过优选具有32位数据宽度的数据连接1281a进行。
1283就促使缓冲存储器处理器1283a进行从总线控制单元110b的输入缓冲器到总线控制单元110b的消息RAM中的数据传输。相应的数据通信例如可以通过优选具有32位数据宽度的数据连接1281a进行。
[0097] 在另一实施方式中，可以在发送等待队列处理器128b与外部单元2000之间设置另一数据连接1281e。通过该数据连接例如可以实现部件128b、2000之间的同步。另外，通过在例如可以在使用Avalon接口的情况下实现的数据连接1281e所存在的可能性是，发送等待队列处理器128b向外部单元2000通知：在FlexRay总线10b上是否和/或何时有空闲隙可用于由总线控制单元110b发送FlexRay报文。
[0098] 在另一实施方式中，数据连接117'、1281b分别具有64位的数据宽度，从而每时钟周期也即可以同时传输8字节数据。附加地可以存在一个或多个控制线路。
[0099] 根据本发明的原理使得能够有利地使现有总线控制单元、例如CAN控制器和FlexRay控制器扩展前述功能。
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