Pseudo logarithm if amplifier
专利汇可以提供Pseudo logarithm if amplifier专利检索，专利查询，专利分析的服务。并且PURPOSE: To reduce the circuitry and to reduce consumption current by forming a rectification, device with the parallel connection of an inbalance differential pair transistor and a balance differential pair transistor.
CONSTITUTION: Multi-stage connection differential amplifiers A
1 to A
n and the rectification device corresponding to an input signal VIN or output signals V
1 to V
n of the differential amplifiers A
1 to A
n are provided. In the case of the (n)th stage rectification device, a gate width W and a gate length L are set to the specified ratio to be driven by a constant current source Io
(n+1) . Inbalancing differential pair transistors M
(n+1)3 and M
(n+1)4 in parallel with th8 unbalancing differential pair transistors M
(n+1)1 and M
(n+1)2 are provided and current mirror circuits M
10(n+1) and M
20(n+1) forming the differential current of the two differential pairs are provided. The W/L ratio of the gate width W and the gate length L of each pair transistor and the relative ratio for each W/L are set. Current mirror circuits M
10(0) and M
20(0) add the differential output current of the rectification device. Thus, the rectification circuit can be reduced.
COPYRIGHT: (C)1993,JPO&Japio，下面是Pseudo logarithm if amplifier专利的具体信息内容。
前記差動増幅器の入力信号または出力信号の対応するものをそれぞれ受ける整流器であって、それぞれ、並列接続される第１及び第２の差動対トランジスタを備える整流器と； 前記整流器それぞれの差動出力電流を全て加算する加算器と； を備え、前記第１の差動対トランジスタは、定電流源Ｉ 0で駆動されると共に、その２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）
の比が１：ｋ 1 (ｋ 1 ≠１）であり； 前記第２の差動対トランジスタは、｛２√ｋ 1 ／（ｋ 1 ＋１）｝Ｉ 0の定電流源で駆動されると共に、その２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第１の差動対の一方のトランジスタの比（Ｗ／Ｌ）の４ｋ 1 √ｋ 1 ／（ｋ 1 ＋１）
2倍である； ことを特徴とする擬似対数ＩＦ増幅器。
の比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第３の差動対の一方のトランジスタの比（Ｗ／Ｌ）の４ｋ 2 √ｋ 2 ／（ｋ 2 ＋１) 2倍である第４の差動対トランジスタと； が前記並列接続される第１及び第２の差動対トランジスタに並列接続され、且つ、ｋ 1及びｋ 2
と差動増幅器の利得ｇ Vとの間に 【数１】 または 【数２】 なる関係がある； ことを特徴とする擬似対数ＩＦ増幅器。
１）｝Ｉ 0 ″で駆動される２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第５の差動対の一方のトランジスタの比（Ｗ／Ｌ）の４ｋ i √ｋ i ／（ｋ i ＋１） 2倍である第６の差動対トランジスタと； を１組とする２（ｍ
−２）組が前記並列接続される第１〜第４のトランジスタに並列接続され、且つ、ｋ m及びｋ m-1と差動増幅器の利得ｇ Vとの間に 【数３】 または 【数４】 なる関係がある； ことを特徴とする擬似対数ＩＦ増幅器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、折線近似される擬似対数ＩＦ増幅器に係り、特にＣ−ＭＯＳ集積回路上に構成される擬似対数ＩＦ増幅器に関する。
【０００２】
【従来の技術】Ｃ−ＭＯＳ集積回路上に構成される折線近似タイプの擬似対数ＩＦ増幅器としては、従来、例えば図４に示すものが知られている。 これは、特開昭６２
−２９２０１０号公報記載のものであるが、多段に縦続接続される差動増幅器のそれぞれに２組の不平衡差動対トランジスタからなる両波整流器を設け、各両波整流器の出力を加算するようにしたものである。 以下、動作概要を説明する。
【０００３】各段の不平衡差動対トランジスタ（Ｔ
n+1 、Ｔ (n+1)k ）の２組は、それぞれ、ゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が共に１：ｋ（ｋ＞１）の同一構成であって、比が１であるトランジスタ（Ｔ n+1 、
Ｔ n+1 )のドレイン同士及び比がｋであるトランジスタ（Ｔ (n+1)k 、Ｔ (n+1)k ）のドレイン同士が共通接続され、また２組の不平衡差動対トランジスタの相互間において比が異なるトランジスタ（Ｔ n+1 、Ｔ (n+1)k ）のゲート同士が共通接続される。 ここに、βは、トランジスタＴ 11の比（Ｗ 11 ／Ｌ 11 ）を用いて次の数式５で示される。 なお同式中、μ nはトランジスタの移動度、Ｃ OXはゲート酸化膜容量である。
【０００４】
【数５】
【０００５】また、１つの不平衡差動対トランジスタにおける２つのトランジスタ相互間の比ｋは、第１段目の不整合差動対トランジスタ（Ｔ 11 、Ｔ 1k ）それぞれの比（Ｗ 11 ／Ｌ 11 、同（Ｗ 1k ／Ｌ 1k ）を用いて次の数式６のように定める。
【０００６】
【数６】
【０００７】また、不平衡差動対トランジスタ（Ｔ 11 、
Ｔ 1k ）において、ゲート・ソース間電圧をＶ GS1 、Ｖ GS2 、
スレッショルド電圧をＶ tとおくと、Ｉ 1 〜Ｉ 4は次の数式７〜同１０と表せる。
【０００８】
【数７】
【０００９】
【数８】
【００１０】
【数９】
【００１１】
【数１０】
【００１２】すると、Ｉ 11は次の数式１１、同１２で、
またＶ INは次の数式１３でそれぞれ表せるので、ΔＩ 1
は数式１４のように求まる。
【００１３】
【数１１】
【００１４】
【数１２】
【００１５】
【数１３】
【００１６】
【数１４】
【００１７】即ち、数式１４は、電流ΔＩ 1が入力電圧Ｖ INに対して２乗両波整流特性を有していることを示している。 同様に、第２段目の不平衡差動対トランジスタから第ｎ段目の不平衡差動対トランジスタまでの電流（ΔＩ 2 、……、ΔＩ n+1 )は次の数式１５、同１６と求まる。
【００１８】
【数１５】
【００１９】
【数１６】
【００２０】ここで、数式１４〜同１６で示される電流（ΔＩ 1 、ΔＩ 2 、……、ΔＩ n+1 )の値と定電流源（Ｉ 11 、
Ｉ 22 、……、Ｉ n(n+1) ）の関係は、次の数式１７〜同１
９を満たすことは明らかである。
【００２１】
【数１７】
【００２２】
【数１８】
【００２３】
【数１９】
【００２４】ここで、Ｖ IN 、Ｖ 1 、……、Ｖ OUTの値がいかに大きくても、電流（ΔＩ 1 、ΔＩ 2 、……、ΔＩ
n+1 )は数式１７〜同１９で示される値の範囲内に入る。
また、Ｖ 1 、……、Ｖ OUTは差動増幅器の出力であるから、入力信号Ｖ INが次第に大きくなると、Ｖ OUTからＶ
1までの出力が順次飽和して行く。 従って、加算器を構成するトランジスタ（Ｔ 10 、……、Ｔ 60 ）の出力電流Ｉ
OUTは次の数式２０であるが、この出力電流Ｉ OUTは、
差動増幅器の最大出力電圧をカレントソース（Ｉ 01 、Ｉ
02 、……、Ｉ 0n ）及び抵抗（Ｒ 01 、Ｒ 02 、……、Ｒ 0n ）
を適宜設定することで一定符号の値にできる。 即ち、出力電流Ｉ OUTの特性を、入力電圧Ｖ INに対して近似的に対数特性とすることができる。
【００２５】
【数２０】
【００２６】
【発明が解決しようとする課題】上述した従来の擬似対数ＩＦ増幅器は、２つの不平衡差動対トランジスタで１
つの両波整流器を構成しているので、カレントソースが整流器の数の２倍必要となり、消費電流が増大する。 また、回路自体も１つの整流器に対して２つの不整合差動対トランジスタを必要とし回路規模が増大するという問題がある。
【００２７】本発明の目的は、消費電流の低減と回路規模縮小化を可能にする擬似対数ＩＦ増幅器を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するために、本発明の擬似対数ＩＦ増幅器は次の如き構成を有する。 即ち、第１発明の擬似対数ＩＦ増幅器は、多段に従属接続される差動増幅器と； 前記差動増幅器の入力信号または出力信号の対応するものをそれぞれ受ける整流器であって、それぞれ、並列接続される第１及び第２の差動対トランジスタを備える整流器と； 前記整流器それぞれの差動出力電流を全て加算する加算器と； を備え、前記第１の差動対トランジスタは、定電流源Ｉ 0で駆動されると共に、その２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が１：ｋ 1 （ｋ 1 ≠
１）であり； 前記第２の差動対トランジスタは、｛２
√ｋ 1 ／（ｋ 1 ＋１）｝Ｉ 0の定電流源で駆動されると共に、その２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第１の差動対の一方のトランジスタの比（Ｗ／Ｌ）
の４ｋ 1 √ｋ 1 ／（ｋ 1 ＋１) 2倍である；ことを特徴とするものである。
【００２９】又、第２発明の擬似対数ＩＦ増幅器は、前記第１発明の擬似対数ＩＦ増幅器において； 定電流源Ｉ 0 ′で駆動される２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が１：ｋ 2 （ｋ 2 ≠１）
である第３の差動対トランジスタと； 定電流源｛２√
ｋ 2 ／（ｋ 2 ＋１）｝Ｉ 0 ′で駆動される２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第３の差動対の一方のトランジスタの比（Ｗ／Ｌ）の４ｋ 2 √ｋ 2 ／（ｋ 2
＋１) 2倍である第４の差動対トランジスタと； が前記並列接続される第１及び第２の差動対トランジスタに並列接続され、且つ、ｋ 1及びｋ 2と差動増幅器の利得ｇ
Vとの間に
【００３０】
【数２１】
【００３１】または
【００３２】
【数２２】
【００３３】なる関係がある； ことを特徴とするものである。
【００３４】更に、第３発明の擬似対数ＩＦ増幅器は、
前記第２発明の擬似対数ＩＦ増幅器において； 定電流源Ｉ 0 ″で駆動される２つのトランジスタのゲート幅Ｗ
とゲート長Ｌの比（Ｗ／Ｌ）の比が１：ｋ i （ｋ i ≠
１；ｉ＝３、……、ｍ）である第５の差動対トランジスタと； 定電流源｛２√ｋ i ／（ｋ i ＋１）｝Ｉ 0 ″で駆動される２つのトランジスタのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しく、且つ、その比（Ｗ／Ｌ）は前記第５の差動対の一方のトランジスタの比（Ｗ／Ｌ）
の４ｋ i √ｋ i ／（ｋ i ＋１) 2倍である第６の差動対トランジスタと；を１組とする２（ｍ−２）組が前記並列接続される第１〜第４のトランジスタに並列接続され、
且つ、ｋ m及びｋ m-1と差動増幅器の利得ｇ Vとの間に
【００３５】
【数２３】
【００３６】または
【００３７】
【数２４】
【００３８】なる関係がある； ことを特徴とするものである。
【００３９】
【作用】次に、前記の如く構成される本発明の擬似対数ＩＦ増幅器の作用を説明する。 本発明では、整流器を所謂不平衡差動対トランジスタと平衡差動対トランジスタとの並列接続で構成したので、整流器の回路がそれ程大きくならずに済み、また消費電流もそれ程多くはならないで済む利点がある。 なお、第２及び第３の発明によれば、対数特性の直線性を良好にできる。
【００４０】
【実施例】以下、本発明の実施例を図面を参照して説明する。 図１は、本発明の一実施例に係る擬似対数ＩＦ増幅器を示す。 図１において、この第１実施例に係る擬似対数ＩＦ増幅器は、多段に従属接続される差動増幅器Ａ
i (ｉ＝１、２、……、ｎ）と、この差動増幅器Ａ iの入力信号または出力信号の対応するものをそれぞれ受ける整流器と、この整流器それぞれの出力を全て加算する加算器とで構成される。
【００４１】各整流器は、２組の対トランジスタ｛（Ｍ
(n+1)1 、Ｍ (n+1)2 ）、（Ｍ (n+1)3 、Ｍ (n+1)4 ）｝を中心に構成される。 対トランジスタ（Ｍ (n+1)1 、Ｍ (n+1)2 ）
は、ゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が１：
ｋ 1である不平衡差動対トランジスタであり、定電流源Ｉ 0(n+1)によって駆動される。 また、対トランジスタ（Ｍ (n+1)3 、Ｍ (n+1)4 ）は、ゲート幅とゲート長の比（Ｗ／Ｌ）が等しく共に例えばトランジスタＭ (n+1)1の比（Ｗ／Ｌ）の４ｋ 1 √ｋ 1 ／（ｋ 1 ＋１） 2倍である平衡差動対トランジスタであり、定電流源（２√ｋ 1 ／
（ｋ 1 ＋１））Ｉ 0(n+1)によって駆動される。 そして、
２組の対トランジスタの相互間では、トランジスタ（Ｍ
(n+1)1 、Ｍ (n+1)4 ）のベース同士及びトランジスタ（Ｍ
(n+1)2 、Ｍ (n+1)3 ）のベース同士はそれぞれ共通接続され入力対を構成し、トランジスタ（Ｍ (n+1)1 、
Ｍ (n+1)3 ）のドレイン同士及びトランジスタ（Ｍ (n+1)2 、Ｍ (n+1)4 ）のドレイン同士はそれぞれ共通接続され出力対を構成する。 この出力対には差電流を形成するカレントミラー回路（Ｍ 10(n+1 ) 、Ｍ 20(n+1 ) ）
が設けられる。
【００４２】また、加算器はカレントミラー回路（Ｍ
10(0) 、Ｍ 20(0) ）を備え、各整流器の出力の全てを加算する。
【００４３】さて、以上の構成において、各整流器の不平衡差動対トランジスタでは相互間のゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比は、それぞれ同一である必要はないが説明の便宜上それぞれ同一のｋ 1であるとする。 即ち、β 1は、トランジスタＭ 11のゲート幅とゲート長の比（Ｗ 11 ／Ｌ 11 ）を用いて次の数式２５で示される。
【００４４】
【数２５】
【００４５】また、１つの不平衡差動対トランジスタ相互間の比ｋ 1は、第１段目の不平衡差動対トランジスタ（Ｍ 11 、Ｍ 12 ）それぞれの比（Ｗ 11 ／Ｌ 11 ）、同（Ｗ 12
／Ｌ 12 ）を用いて次の数式２６と置く。
【００４６】
【数２６】
【００４７】すると、トランジスタＭ 11 、同Ｍ 12のドレイン電流Ｉ d11 、同Ｉ d12は、次の数式２７、同２８で表せる。
【００４８】
【数２７】
【００４９】
【数２８】
【００５０】また、定電流源Ｉ 01 、入力電圧Ｖ INは、次の数式２９、同３０で示される。
【００５１】
【数２９】
【００５２】
【数３０】
【００５３】以上の各式から、Ｉ d11 −Ｉ d12は、次の数式３１と求まる。
【００５４】
【数３１】
【００５５】そこで、Ｉ d11 −Ｉ d12を次の数式３２のように置くと、直流成分ΔＩ 1DCは数式３３、２乗特性成分ΔＩ 1SQは数式３４、交流成分ΔＩ 1DIFFは数式３
５でそれぞれ表せる。
【００５６】
【数３２】
【００５７】
【数３３】
【００５８】
【数３４】
【００５９】
【数３５】
【００６０】次に、このΔＩ 1DIFFは、入力電圧Ｖ INにほぼ比例する通常の所謂平衡差動対の直流特性と考えて良いから、この成分を対トランジスタ（Ｍ 13 、Ｍ 14 ）によって消去する。 トランジスタＭ 13 、同Ｍ 14のドレイン電流Ｉ d13 、同Ｉ d14は、比（Ｗ／Ｌ）がトランジスタＭ 11の４ｋ 1 √ｋ 1 ／（ｋ 1 ＋１) 2倍であるので、数式３６、同３７で表せる。
【００６１】
【数３６】
【００６２】
【数３７】
【００６３】同様に、定電流源は、対トランジスタ（Ｍ
11 、Ｍ 12 ）の定電流源の２√ｋ 1 ／（ｋ 1 ＋１）倍であるので、両ドレイン電流の和は数式３８となる。
【００６４】
【数３８】
【００６５】また、ゲート・ソース間電圧と入力電圧との関係は数式３９で表せる。
【００６６】
【数３９】
【００６７】以上の各式から、Ｉ d13 −Ｉ d14を解くと、数式４０となり、これはＩ 1DIFFに負の符号を付けたものである。 つまり、（Ｉ d11 ＋Ｉ d13 ）と（Ｉ d12
＋Ｉ d14 )の差をΔＩ 1とすると、ΔＩ 1 ＝（Ｉ d11 −Ｉ
d12 ）＋（Ｉ d13 −Ｉ d14 ）＝（数式３１）＋（数式４
０）＝ΔＩ 1DC ＋ΔＩ 1DSQとなり、Ｉ 1DIFFの成分を消去でき、結局ΔＩ 1は数式４１と表せる。
【００６８】
【数４０】
【００６９】
【数４１】
【００７０】従って、入力信号（電圧Ｖ IN ）を正弦波と考え、数式４２と置くと、ΔＩ 1は数式４３のようになる。
【００７１】
【数４２】
【００７２】
【数４３】
【００７３】以上のことは２段目以降の各段についても同様であり、２段目の２組の対トランジスタ｛（Ｍ 21 、
Ｍ 22 ）、（Ｍ 23 、Ｍ 24 ）｝の差動出力電流の和ΔＩ 2
は、入力電圧Ｖ 1をＶ 1 ＝│Ｖ 1 │cos(２πｆｔ＋θ
1 ）とすると、数式４４となる。 また、最終段の２組の対トランジスタ｛（Ｍ (n+1)1 、Ｍ (n+1)2 ）、
（Ｍ (n+1)3 、Ｍ (n+1)4 ）｝の差動出力電流の和ΔＩ n+1
は、入力電圧Ｖ nをＶ n ＝│Ｖ n │・cos(２πｆｔ＋θ
n ）とすると、数式４５となる。
【００７４】
【数４４】
【００７５】
【数４５】
【００７６】斯くして、各整流器の出力（ΔＩ 1 、ΔＩ
2 、……、ΔＩ n+1 ）はカレントミラー回路（Ｍ
10(n+1) 、Ｍ 20(n+1) )からなる加算器で加算され、Ｉ
RSSIとなる（数式４６）。 なお、数式４６において、Ｖ
0 ＝Ｖ IN 、θ 0 ＝０としている。
【００７７】
【数４６】
【００７８】そして、Ｉ RSSIの交流成分は外付けのコンデンサＣ RECにより除去されるので、Ｉ RSSIの直流成分（Ｉ RSSIにバーを付して示す）は数式４７と表せる。
【００７９】
【数４７】
【００８０】即ち、図１の回路においては、ΔＩ iは、
入力電圧Ｖ INが次第に大きくなるのに伴い、差動増幅器Ａ iの電圧利得があるため、後段のΔＩ n+1から順にΔ
Ｉ 2 、ΔＩ 1と飽和して行く。 ΔＩ iのバー（直流成分）についても同様であり、その直流成分についての様子を入力電圧Ｖ INをｄＢ表示して図２に示してある。
【００８１】次に、図３は、本発明の他の実施例に係る擬似対数ＩＦ増幅器における初段の整流器を示す。 図３
において、対トランジスタ（Ｍ 15 、Ｍ 16 ）と同（Ｍ 17 、
Ｍ 18 ）を第１実施例における２組の対トランジスタに並列接続してあるが、対トランジスタ（Ｍ 15 、Ｍ 16 ）はゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比は１：ｋ
2 （ｋ 2 ≠１）である不平衡差動対であって、定電流源Ｉ 0 ′によって駆動される。 また、対トランジスタ（Ｍ
17 、Ｍ 18 ）は、ゲート幅とゲート長の比（Ｗ／Ｌ）が等しく共にトランジスタＭ 15 、同Ｍ 16の一方のトランジスタの比（Ｗ／Ｌ）の４ｋ 2 √ｋ 2 ／（ｋ 2 ＋１） 2倍である平衡差動対であり、定電流源（２√ｋ 1 ／（ｋ 1 ＋
１））Ｉ 0 ′によって駆動される。
【００８２】対トランジスタ（Ｍ 15 、Ｍ 16 ）と同（Ｍ 17 、Ｍ 18 ）についても数式３１と同様に差動出力電流ΔＩ 12を求めると、数式４８となり、これに数式４２
を代入して数式４９を得る。
【００８３】
【数４８】
【００８４】
【数４９】
【００８５】ここで、数式４８と同４９において、β 2
＝β 1とする。 そして、縦続接続される差動増幅器Ａ i
は全て同一の利得である必要はないが、説明の便宜上同一の利得ｇ Vであるとし、次の数式５０が成り立つとする。
【００８６】
【数５０】
【００８７】すると、数式４９は、数式５１と表され、
従って、その直流成分は数式５２となる。
【００８８】
【数５１】
【００８９】
【数５２】
【００９０】即ち、Ｇ Vを次の数式５３のように定め、
入力電圧Ｖ INをｄＢ表示すれば、数式５２から、出力電流ΔＩ 1の直流成分（ΔＩ 1のバー）対し出力電流ΔＩ
12の直流成分は入力レベルが（１／２）Ｇ Vだけ低い方へシフトして動作することが分かる。
【００９１】
【数５３】
【００９２】このことは、第２段目以降の各差動対トランジスタについても同様であって、各差動対トランジスタが受け持つ動作ダイナミックレンジは、等価的に（１
／２）Ｇ Vずつとなり、その結果、対数特性の直線性が改善されるのである。
【００９３】一方、差動増幅器Ａ iの利得ｇ Vについて、次の数式５４が成り立つとする。
【００９４】
【数５４】
【００９５】すると、数式４９は、次の数式５５で表される。
【００９６】
【数５５】
【００９７】即ち、今度は、入力電圧Ｖ INをｄＢ表示すれば、出力電流ΔＩ 1の直流成分に対して出力電流ΔＩ
12の直流成分は（１／２）Ｇ Vだけ入力レベルが高い方へシフトして動作することになる。 このことは、第２段目以降の各差動対トランジスタについても同様であって、各差動対トランジスタが受け持つ動作ダイナミックレンジは、（１／２）Ｇ Vずつとなり、その結果、対数特性の直線性が改善されるのである。
【００９８】更に、各段当たりの差動対トランジスタの組数を２ｍとし、次の数式５６又は同５７が成り立つ時は、各段の差動対トランジスタが受け持つ動作ダイナミックレンジは等価的に（１／ｍ）Ｇ Vずつとなり、対数特性の直線性が更に改善されるのである。
【００９９】
【数５６】
【０１００】
【数５７】
【０１０１】
【発明の効果】以上説明したように、本発明の擬似対数ＩＦ増幅器によれば、整流器を所謂不平衡差動対トランジスタと平衡差動対トランジスタとの並列接続で構成したので、整流器の回路がそれ程大きくならずに済み、また消費電流もそれ程多くはならないで済む効果がある。
また、第２及び第３の発明によれば、対数特性の直線性が改善される効果もある。
【図１】本発明の第１実施例に係る擬似対数ＩＦ増幅器の回路図である。
【図２】本発明の擬似対数ＩＦ増幅器の特性図である。
【図３】本発明の第２実施例に係る擬似対数ＩＦ増幅器の要部の回路図である。
【図４】従来の擬似対数ＩＦ増幅器の回路図である。
Ａ 1 〜Ａ n差動増幅器 （Ｍ (n+1)1 、Ｍ (n+1)2 ） 不平衡差動対トランジスタ （Ｍ (n+1)3 、Ｍ (n+1)4 ） 平衡差動対トランジスタ （Ｍ 15 、Ｍ 16 ） 不平衡差動対トランジスタ （Ｍ 17 、Ｍ 18 ） 平衡差動対トランジスタ （Ｍ 10(n+1) 、Ｍ 20(n+1) ） カレントミラー回路 （Ｍ 10(0) 、Ｍ 20(0) ） カレントミラー回路 Ｉ 0(n+1) 、２√ｋ 1 ／（Ｋ 1 ＋１）Ｉ 0(n+1)定電流源 Ｉ 01 ′、２√ｋ 2 ／（Ｋ 2 ＋１）Ｉ 01 ′ 定電流源
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 输出电压大摆幅的高精度高速度电流驱动电路 | 2020-10-15 | 1 |
| 张弛振荡器 | 2020-08-28 | 3 |
| 放大器及其放大方法 | 2020-09-01 | 2 |
| CIRCUIT ARRANGEMENT COMPRISING A LOAD TRANSISTOR AND A MEASURING TRANSISTOR | 2021-04-10 | 0 |
| Current mirror self-capacitance measurement | 2020-10-09 | 0 |
| CONSTANT CURRENT CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT | 2021-01-22 | 0 |
| Current generator, in particular of nanoampere order, and voltage regulator using such generator | 2021-01-22 | 1 |
| Driving circuit | 2021-06-18 | 0 |
| Cascode amplifier circuit and folded cascode amplifier circuit | 2022-07-15 | 1 |
| CONSTANT CURRENT CIRCUIT | 2021-01-16 | 0 |
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