【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】１トランジスタ／１キャパシタのダイナミック型メモリセルをマトリクス状に配列形成してなるＤＲＡＭにおいては、各メモリセルの情報電荷を読み出す際に、メモリセルに比べて十分に容量が大きいビット線を介して読み出す。 このため情報の“Ｈ”，“Ｌ”を正しく増幅するためには、高感度のセンス方式が必要とされる。 通常のＤＲＡＭでは読み出しを行うメモリセルが接続されたビット線と、これと対をなすダミーセルが接続されたビット線の電圧レベルを比較増幅する方式が用いられる。 ダミーセルには、メモリセルから読み出される“Ｈ”レベルと“Ｌ”レベルの中間電位を発生するように、通常（１／２）Ｖccが書込まれている。

【０００３】従来の（１／２）Ｖccプリチャージ方式のＤＲＡＭの構成例を図３１に示す。 このＤＲＡＭのセンス動作を図３２に従って簡単に説明する。 待機時、ビット線対ＢＬ，／ＢＬは、制御信号／ＥＱＬ＝“Ｈ”によりＶBL＝（１／２）Ｖccに固定されている。 セル情報読み出し操作が開始されると、制御信号／ＥＱＬ＝“Ｌ”
とし、ビット線対ＢＬ，／ＢＬをフローティング状態にした後、選択されたワード線ＷＬを立ち上げ、このワード線により選択されたメモリセルの情報をビット線対の一方例えばＢＬに読み出す。 このビット線ＢＬと対をなすビット線／ＢＬには、ダミーワード線ＤＷＬを“Ｈ”
レベルにすることによりダミーセルの信号を読み出す。
ダミーセルには、ルモリセルと同じ容量のものを用いて予めＶDC＝（１／２）Ｖccなるレベルを書込んでおく。

【０００４】これにより、読み出した後のビット線／Ｂ
Ｌのレベルは、ビット線ＢＬに“１”情報が読み出された場合と“０”情報が読み出された場合の中間電位になる。 そこでこれらビット線対ＢＬ，／ＢＬの電位差をセンスアンプにより増幅することにより、“１”読みと“０”読みに対して等しいセンスマージンが得られる。

【０００５】しかしながらこの様な従来のＤＲＡＭには、次のような問題があった。 メモリセルの蓄積ノードはワード線が閉じられた後はフローティングとなるため、そこに蓄えられた電荷は時間とともにリークにより減少し続ける。 所定時間毎に情報の再書込みを行うリフレッシュが必要とされる所以である。 ところが、ダミーセルは通常二本のダミーワード線により、一つのメモリセルが選択される毎に半分ずつ選択され、その度に再書込みがなされているため、ほぼ（１／２）Ｖccの電位が固定されている。 このためメモリセルの情報を正しく読み出すためには例えば、図３３に示すようにメモリセル電位がＶccから（１／２）Ｖcc＋ΔＶまで減衰する時間Δｔ以上メモリセルを放置しておくことはできない。 これは、ＤＲＡＭのリフレッシュサイクルを伸ばすことに対し、大きい障害となる。

【０００６】従来のＤＲＡＭにはセンスアンプ方式にも問題がある。 従来のゲート入力型センスアンプを用いたビット線センス回路の構成（プリチャージ動作時とセンス動作時）を、図３４に示す。 この回路構成では、プリチャージ動作に、（１／２）Ｖcc基準電位発生回路によりビット線対ＢＬ，／ＢＬを（１／２）Ｖccの電位にプリチャージし、続いて、センス動作時ビット線対ＢＬ，
／ＢＬをフローティング状態にする。 その後、ワード線を選択することにより、読み出し動作を開始する。

【０００７】図３５に従来のビット線センス動作の各信号の動作波形を示す。 制御信号／ＲＡＳが“Ｈ”のとき（即ちプリチャージ状態のとき）、スイッチＥＱ1 を“ＯＮ”にし、ビット線対ＢＬ，／ＢＬを（１／２）Ｖ
ccにプリチャージする。 ワード線ＷＬを“Ｈ”にすることにより、セルの信号をビット線ＢＬに読み出す。 ビット線対の電位の変化をセンスアンプ回路が検出し、出力線ＯＵＴ，／ＯＵＴに読み出す。

【０００８】ビット線電位をトランジスタのゲートで受けるタイプのセンスアンプ回路では、センスアンプ回路自体でビット線電位を増幅することが出来ず、メモリセルへの再書込みができない。 そのため通常フリップフロップ型のセンスアンプ回路が必要である。

【０００９】しかし、ビット線対ＢＬ，／ＢＬを（１／
２）Ｖccの電位にプリチャージする従来の回路構成と動作タイミングでは、センスアンプ回路を構成するトランジスタ対にしきい値やチャネルコンダクタンス等のアンバランスが存在すると、センスアンプ回路の増幅能力が低下し、ビット線データの読み出し時間が増大したり誤データを出力したりする。 また各センスアンプ回路間で、読み出し時間のバラツキが大きくなる。

【００１０】

【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭのダミーセル方式ではメモリセルの書込みレベルが時間の経過と共に減衰した場合に、“１”あるいは“０”のいずれか一方の読み出しマージンが著しく低下し、従ってリフレッシュサイクルを十分長くすることができなかった。

【００１１】また従来から使用されている（１／２）Ｖ
ccプリチャージ方式のセンスアンプ回路は、回路を構成する各トランジスタ対のしきい値やチャネルコンダクタンス等のアンバランスによって入力オフセット電圧を生じ、センスアンプ回路の増幅能力を低下させるという問題がある。

【００１２】本発明の第１の目的は、新しいダミーセル方式と差動増幅型センスアンプ方式を採用してリフレッシュサイクルを長くしても大きなセンスマージンを得ることを可能としたＤＲＡＭを提供することにある。 本発明の第２の目的は、差動増幅型センスアンプを用いて入力オフセット電圧の影響を除去して高性能化を図ったＤ
ＲＡＭを提供することにある。

【００１３】

【課題を解決するための手段】本発明にかかるＤＲＡＭ
は、第１に、各ワード線毎にダミーセルが設けられ、これらのダミーセルから基準電位レベルを読み出すダミービット線が複数のビット線に平行に設けられ、そのダミービット線を参照入力端子とし、同じワード線で選択されるメモリセル情報が読み出されるそれぞれのビット線をデータ入力端子とするカレントミラー型差動増幅器によりセンスアンプ回路が構成されていることを特徴とする。

【００１４】本発明にかかるＤＲＡＭは、第２に、ビット線センスアンプとして差動増幅型センスアンプを用いて、各ビット線対の一方を基準電位にプリチャージし、
他方をその基準電位に対してセンスアンプの入力オフセット分上乗せした電位にプリチャージする手段を備えたことを特徴としている。

【００１５】

【作用】第１の発明によれば、ダミーセルは常にそれが参照されるメモリーセルと同様の時間放置されることになる。 つまり、ダミーセルの電位は、メモリーセルのそれと同様の減衰特性を示す。 この結果、従来のダミーセル方式に比べて高いセンスマージンを長い時間保つことができる。

【００１６】第２の発明によれば、センスアンプ回路にトランジスタ対の特性の違いによる入力オフセット電圧が存在しても、この入力オフセット電圧を実質上減少させるセンス動作と回路構成により、センスアンプ回路の増幅能力低下を抑えて、センス動作の高速化が達成される。

【００１７】

【実施例】以下、本発明の実施例を説明する。

【００１８】図１は、一実施例のＤＲＡＭの概略構成を示す。 複数のメモリセルＭＣがマトリクス配列され、これらと情報電荷のやりとりを行う複数本のビット線ＢＬ
（ＢＬ1 ，ＢＬ2 ，…）が配列されている。 メモリセルＭＣはよく知られている１トランジスタ／１キャバシタ構造のものである。 メモリセルＭＣを選択するワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，…）にはそれぞれにダミーセルＤＣ（ＤＣ1 ，ＤＣ2，…）が配設されている。 これらダミーセルＤＣは、メモリセルと同じ構造であり、ビット線と平行に配列形成されたダミービット線ＤＢＬとの間で電荷のやりとりを行うようになっている。

【００１９】各ビット線ＢＬにはそれぞれ、ＮＭＯＳドライバトランジスタＱ11，Ｑ12，…とＰＭＯＳ負荷トランジスタＱ21，Ｑ22，…からなるインバータ型回路１０
（１０1 ，１０2 ，…）が接続されている。 ダミービット線ＤＢＬには、ＮＭＯＳドライバトランジスタＱD1とＰＭＯＳ負荷トランジスタＱD2からなるインバータ型回路１１が接続されている。 ＰＭＯＳ負荷トランジスタＱ
D2のゲート・ドレインは共通接続されている。 そして各ビット線のインバータ型回路１０とダミービット線のインバータ型回路１１とが対をなして、それらのＰＭＯＳ
負荷トランジスタのゲートを共通接続したカレントミラー型差動増幅器を構成しており、これがビット線センスアンプとなっている。

【００２０】ここで、ダミービット線ＤＢＬに設けられたインバータ型回路１１のトランジスタＱD1，ＱD2の寸法は、各ビット線ＢＬに設けられたインバータ型回路１
０の対応するトランジスタの寸法のＫ倍（Ｋ＞１）に設定される。 また、ダミービット線ＤＢＬには、差動増幅回路の参照入力電位を与えるダミーセル電位発生回路１
４が設けられている。

【００２１】各ビット線ＢＬおよびダミービット線ＤＢ
Ｌには、基準電位を与えるビット線電位発生回路１３がトランスファゲートを介して接続されている。 各ビット線ＢＬにはまた、センスアンプ出力をフィードバックして再書き込みを行うためのリストア回路１２（１２1 ，
１２2 ，…）が設けられている。 各ビット線センスアンプはそれぞれのビット線ＢＬとダミービット線ＤＢＬの電位を比較し、それを反転した電圧を出力端子ＯＵＴに出力できる。 各ビット線ＢＬ毎に設けられたリストア回路１２は、このセンスアンプの出力ＯＵＴの反転電圧を再度ビット線に書込む為の回路である。

【００２２】センスアンプの出力ＯＵＴは、カラム選択線ＣＳＬを選択的に立上げることにより、入出力線ＩＯ
に接続され外部に情報が転送される。 また書込みデータは、入出力線ＩＯ線からＯＵＴ端子に転送され、リストア回路１２により強制的にビット線に書込まれることになる。

【００２３】本実施例の回路動作を、図２のタイミング図を用いて詳細に説明する。 ／ＲＡＳ＝“Ｈ”のプリチャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ，及びダミービット線ＤＢＬは全てビット線電位発生回路１３の出力に接続されて、ＶBLの電位にプリチャージされている。 ここで、
ＶBLは特に限定しないが例えば（１／２）Ｖccとする。

【００２４】次に、／ＲＡＳ＝“Ｌ”でアクティブサイクルに入ると（ｔ1 ）、ＥＱＬ＝“Ｌ”となって（ｔ2
）、各ビット線がフローティング状態となり、その後１本のワード線ＷＬが立ち上る（ｔ3 ）。 これによりメモリセル情報が各ビット線ＢＬに読み出される。 この時、ダミーセルＤＣの情報もダミービット線ＤＢＬに読み出される。 このワード線ＷＬの立上げにより、各センスアンプはそれぞれのビット線電位とダミービット線電位とを比較増幅して、各出力端子ＯＵＴに出力する。

【００２５】次に、リストア回路活性化信号ＲＳＴＲによりリストア回路１２が動作し（ｔ4 ）、センスアンプ出力ＯＵＴの情報が各ビット線ＢＬに反転書込みされる。 次にダミーセル書込み信号ＤＣＷが“Ｈ”となって（ｔ5 ）、ダミービット線ＤＢＬがダミーセル書込みレベルＶDCにセットされる。 ここで、ＶDCのレベルは例えば（１／２）Ｖccとする。 尚この実施例では、ダミーセル電位発生回路１４を設けているが、これはビット線電位発生回路１３で共用することもできる。

【００２６】その後、／ＲＡＳ＝“Ｈ”となり再度のプリチャージ状態に入ると、ワード線ＷＬが立下がり、続いて各制御信号がリセットされる。 これら一連の動作により各ビット線はＶBLにプリチャージされ、メモリセルの記憶ノードはリフレッシュされ、またダミーセルの記憶ノードはＶDCにセットされる。 そして次に同じワード線が再度選択されるまで、そのワード線に接続されているメモリセルとダミーセルの記憶ノードの電位は、同様の減衰過程を経ることになる。

【００２７】図３は、この実施例でのメモリセルとダミーセルの記憶ノードの電位減衰過程を、従来の図３３と比較して示している。 図に示すように、メモリセルとダミーセルが同様の減衰過程を経ることになるため、ダミーセル電位ＶDCをメモリセルの“１”情報と“０”情報のほぼ中間レベルに設定しておけば、どの時刻においてもダミーセルの記憶ノードの電位はメモリセルの“１”，“０”の中間レベルに自動的に設定されている。 したがってリフレッシュ間隔が長くなっても高いセンスマージンが得られる。

【００２８】図４は、センスアンプ等の配置を変えた他の実施例である。 この実施例ではセンスアンプ回路を、
ビット線の両側に１つずつ交互に配設してある。 ここでは簡単な為、リストア回路やプリチャージ回路は省略してあるが、それらもセンスアンプと同様ビット線の両側に交互に配設する。 センスアンプ回路の構成は図１の実施例と同様である。 この実施例によれば、ビット線ピッチが狭い場合でもセンスアンプ等を容易にレイアウトすることができる。

【００２９】図５は他の実施例である。 この実施例ではメモリセルアレイがワード線方向に、ブロック１，２，
…と複数段に分割され、各ブロック毎にダミーセル及びダミービット線が配設されている。 ダミービット線ＤＢ
Ｌはこの実施例では、各セルアレイ・ブロックの中央部に配設されている。

【００３０】以上のようメモリセルアレイをブロック分割して、各ブロック毎にダミービット線を設けることによって、ダミーセルからの基準信号ＮＲを高速に各ビット線センスアンプに転送することができる。 更に、ダミービット線を図に示したように各ブロック中のほぼ中央に配設することにより、配線抵抗Ｒと配線容量ＣによるＲＣ遅延の影響を更に軽減でき、より高速のセンス動作が可能となる。

【００３１】以上はワード線とビット線との全ての交点にメモリセルが配設されているオープンビット線方式のＤＲＡＭを説明した。 本発明は、折り返しビット線方式のＤＲＡＭにも同様に適用することができる。

【００３２】図６は、折り返しビット線方式のＤＲＡＭ
に適用した実施例である。 ここでは１本のワード線ＷＬ
により選択されるメモリセルは２本のビット線ＢＬ，／
ＢＬのいずれか一方にのみ接続されている。 各ビット線にそれぞれ先の実施例と同様にカレントミラー型差動増幅回路のデータ入力側となるインバータ型回路１０が設けられている。

【００３３】そしてビット線対に対応するダミービット線対ＤＢＬ，／ＤＢＬが配設され、それぞれにやはり、
カレントミラー型差動増幅回路の参照入力側となるインバータ型回路１１が設けられている。

【００３４】また各ビット線対ＢＬ，／ＢＬにはそれらのセンスアンプの出力ＯＵＴ，／ＯＵＴを入力とし、ビット線対ＢＬ，／ＢＬに再書込みを行うリストア回路１
２が設けられている。 この実施例のＤＲＡＭの動作は、
図１の実施例のＤＲＡＭと基本的に同様である。

【００３５】図７は、以上に説明した実施例のリストア回路１２の具体例である。 図７(a)は図１の実施例のリストア回路であり、ＮＭＯＳトランジスタＱ54，Ｑ55とＰＭＯＳトランジスタＱ52，Ｑ53を直列接続したクロックト・インバータである。 制御信号ＲＳＴＲ＝“Ｌ”では、ビット線ＢＬに繋がる出力端子はフローティング、
ＲＳＴＲ＝“Ｈ”ではセンスアンプ出力端子ＯＵＴを反転した電圧がビット線ＢＬに出力される。

【００３６】図７(b) は、図６の実施例のリストア回路１２の構成例である。 これは、クロスカップル型のセンスアンプのＰＭＯＳトランジスタＱ71，Ｑ72とＮＭＯＳ
トランジスタＱ73，Ｑ74との間に、ＮＭＯＳ信号入力ゲートＱ75，Ｑ76が挿入された構成である。 リストア時に、ＲＳＴＲを所定の中間レベル（例えばＶcc／２）から“Ｈ”レベルに、／ＲＳＴＲを中間レベルから“Ｌ”
レベルにそれぞれ遷移させることにより、入力すなわちセンスアンプの二つの出力端子ＯＵＴ，／ＯＵＴに応じた電圧を、ビット線対ＢＬ，／ＢＬに出力する。 ここでＯＵＴ＞／ＯＵＴなら、ＢＬ→“Ｌ”，／ＢＬ→
“Ｈ”，ＯＵＴ＜／ＯＵＴなら、ＢＬ→“Ｈ”，／ＢＬ
→“Ｌ”となる。 この回路では，ＯＵＴ，／ＯＵＴを外部から強制的に一方が“Ｈ”，他方が“Ｌ”となるように設定しておき、ＲＳＴＲを同様に動作させることによりビット線への書込みを行うこともできる。

【００３７】図８(a) (b) は、ビット線センスアンプの変形例とその動作波形を示したものである。 前述の実施例ではセンスアンプ回路すなわちカレントミラー型差動増幅回路を構成するデータ入力側のインバータ型回路１
０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがいずれも常時ＯＮ状態にある。 このためこの回路貫通電流が流れてしまい、消費電力が増大する。 これを防止するため、図８(a) では、ＮＭＯＳドライバトランジスタＱ81とＰＭＯＳ負荷トランジスタＱ82に直列に、スイッチングＮＭＯＳトランジスタＱ83を挿入している。 このＮＭＯＳトランジスタＱ83は、制御信号ＳＥＮにより制御され、プリチャージ期間等センスアンプが動作を要しない間貫通電流をしゃ断する働きをする。 即ち図８(b)
に示すように、ビット線センス時のみ、制御信号ＳＥＮ
を“Ｈ”として一時的にセンスアンプを活性化している。

【００３８】以上本発明の実施例について説明したが本発明は上記実施例に限定されるものではない。 例えば、
センスアンプ回路にはＮＭＯＳドライバ，ＰＭＯＳ負荷型のカレントミラー型差動増幅回路を用いたが、ＰＭＯ
Ｓドライバ，ＮＨＯＳ負荷型のカレントミラー型差動増幅回路を用いてもよい。 また、センスアンプ回路は複数のメモリセルアレイで共用するいわゆるシェアードセンスアンプ方式としてもよい。 次に差動増幅型センスアンプを用いた場合のオフセット補償を施した発明の実施例を説明する。

【００３９】図９はその一実施例のＤＲＡＭ構成である。 メモリセルアレイのビット線対ＢＬ，／ＢＬには図示のように差動増幅型センスアンプ回路２１（２１1 ，
２１2，…）が設けられている。 今の場合、ビット線対ＢＬ，／ＢＬのうち一方のビット線ＢＬがセンスアンプ回路２１の非反転入力端子に接続され、他方のビット線／ＢＬが反転入力端子に接続されている。 そしてビット線／ＢＬ側には、ＮＭＯＳトランジスタＱ92（Ｑ921 ，
Ｑ922 ，…）を介して基準電位（図の場合Ｖcc／２）にプリチャージする手段が設けられている。 もう一方のビット線ＢＬとセンスアンプ回路２１の反転出力／ＯＵＴ
の間には、その反転出力／ＯＵＴをフィードバックしてビット線ＢＬに基準電位として与えるＮＭＯＳトランジスタＱ91（Ｑ911 ，Ｑ912 ，…）が設けられている。 各ビット線対ＢＬ，／ＢＬには、リストア用のフリップフロップ回路２２（２２1 ，２２2 ，…）が設けられている。

【００４０】図１０は、図９における差動増幅型センスアンプ回路２１の構成例である。 これは、ＮＭＯＳドライバトランジスタＱ1 ，Ｑ2 と、ＮＭＯＳ電流源トランジスタＱ3 、および能動負荷を構成するＰＭＯＳトランジスタＱ4 ，Ｑ5 により構成されたカレントミラー型差動増幅回路ＤＡである。

【００４１】この実施例のＤＲＡＭの動作を、図１１を用いて説明する。 ＤＲＡＭのビット線プリチャージ動作時に、図１１(a) に示すように、一方のビット線／ＢＬ
はビット線基準電位発生回路により作られる（１／２）
Ｖccの電位にプリチャージされる。 このとき他方のビット線ＢＬには、センスアンプの反転出力／ＯＵＴがビット線プリチャージ信号ＥＱ2 を“Ｈ”にすることにより帰還されて、出力ＯＵＴ，／ＯＵＴ間が零電圧の状態になるまでプリチャージされる。 その電位は、センスアンプ回路の入力オフセット電圧をδＶとして、（１／２）
Ｖcc＋δＶである。 その後、図１１(b) に示すように、
ビット線対ＢＬ，／ＢＬをフローティング状態にし、ワード線を立ち上げてメモリセルＭＣのセンス動作を開始する。

【００４２】図１２は、この実施例でのセンスアンプ回路の動作タイミング図である。 ／ＲＡＳが“Ｈ”の時（プリチャージ動作時）、ビット線プリチャージ信号Ｅ
Ｑ2 を“Ｈ”にすることによって、ビット線／ＢＬとＢ
Ｌがそれぞれ、（１／２）Ｖccと（１／２）Ｖcc＋δＶ
にプリチャージされる。 次に、／ＲＡＳの立ち下げによりＥＱ2 を“Ｌ”とし、ワード線ＷＬを“Ｈ”にすることにより、ビット線にセル信号が読み出され、センス動作が開始される。

【００４３】図１３は、図９の実施例におけるセンスアンプ回路２１の別の構成例を示す。 図１０に示した一つのカレントミラー型差動増幅回路ＤＡを用いたセンスアンプ回路では、出力ＯＵＴの電圧振幅が小さい。 そこで図１３では、２つのカレントミラー型差動増幅回路ＤＡ
1 ，ＤＡ2 を並列接続して、出力ＯＵＴの電圧振幅を大きくしている。 この結果、高速のセンス動作を達成できる。

【００４４】図１４は、センスアンプ回路２１の更に別の例を示す。 ここでは二つのカレントミラー型差動増幅回路ＤＡ1 ，ＤＡ2 を直列接続することにより、センスアンプ回路としての増幅率を大きくしている。 こうすることにより、より効果的に差動増幅型センスアンプ回路の入力オフセット電圧を補償することができる。

【００４５】図１５は、図９の実施例を変形した方式の実施例である。 図９の実施例では、（１／２）Ｖcc発生回路からのプリチャージは一方のビット線／ＢＬのみとしたのに対して、この実施例では、（１／２）Ｖcc発生回路２３からビット線対ＢＬ，／ＢＬに対して同様にプリチャージするため、トランジスタＱ92a ，Ｑ92b ，Ｑ
93によるプリチャージ／イコライズ回路を設けている。
これと別にオフセット補償のために図９の実施例と同様に、反転出力／ＯＵＴをビット線ＢＬに帰還するトランジスタＱ91を設けている。 またトランジスタＱ91と同時に制御されるＮＭＯＳトランジスタＱ94を（１／２）Ｖ
cc発生回路とビット線／ＢＬ間に設けている。

【００４６】したがってこの実施例では、ビット線のプリチャージ動作時に、制御信号ＥＱ1 によるビット線対ＢＬ，／ＢＬのイコライズ動作と、それに続く制御信号ＥＱ2 によるビット線ＢＬ側の（１／２）Ｖcc＋δＶのプリチャージ動作を有する。 この方式によれば、再書き込みの為にＶccと０の電位になっているビット線対の電荷を、無駄なく有効にビット線の（１／２）Ｖccプリチャージの利用することができる。 これは、低消費電力化に有効である。

【００４７】図１６は、図１５の実施例の動作タイミング図である。 ／ＲＡＳが“Ｈ”（プリチャージ状態）になり、ワード線を立ち下げた後、ビット線イコライズ信号ＥＱ1 を“Ｈ”にする。 ビット線ついＢＬ，／ＢＬが（１／２）Ｖccの電位にイコライズされた後、信号ＥＱ
1 を“Ｌ”にし、続いてイコライズ信号ＥＱ2 を“Ｈ”
にする。 このときビット線対ＢＬ，／ＢＬは、それぞれ（１／２）Ｖccの電位と、（１／２）Ｖcc＋δＶの電位にプリチャージされる。 以下、先の実施例と同様に／Ｒ
ＡＳの立ち下がりで、信号ＥＱ2 “Ｌ”にし、ワード線ＷＬを“Ｈ”にすることで、読み出しを開始する。

【００４８】図１７は更に図１５を変形した実施例である。 この回路構成では、基準となるビット線電位つまりビット線／ＢＬのプリチャージ電位に、センスアンプ回路２１の出力／ＯＵＴの振幅中心電圧を合わせるように、電流源トランジスタの制御電圧ＶCMV を制御するためのビット線電位発生回路２４と差動増幅回路２５を設けている。 差動増幅回路２５は、ビット線電位発生回路２４の出力とセンスアンプ回路２１の非反転出力ＯＵＴ
を比較して、それらの差がなくなるようにセンスアンプ回路２１の電流源を制御する。 これにより、一層効果的にセンスアンプ回路の入力オフセット電圧δＶを補償することが可能となる。

【００４９】図１８は、図１５の実施例におけるトランジスタＱ94をセンスアンプ回路２１の出力ＯＵＴとビット線／ＢＬ間に設けた実施例である。 この回路構成は、
図１７に示した実施例とは逆に、ビット線／ＢＬの電位をセンスアンプ回路２１の出力／ＯＵＴの振幅中心電圧に合わせることにより、センスアンプ回路２１の入力オフセット電圧δＶを効果的に補償するようにしたものである。

【００５０】図１９(a) (b) は、以上の実施例に説明した差動増幅型センスアンプ回路の変形例とその動作波形である。 ここでは、差動増幅器の電流源回路として二つのＭＯＳトランジスタＱ31，Ｑ32を設けている。 一方のトランジスタＱ31はゲート幅が小さく、他方のトランジスタＱ32はこれよりゲート幅が大きい。 ＭＯＳトランジスタＱ31のゲートには常時一定電圧ＶCMV が与えられ、
ＭＯＳトランジスタＱ32のゲートはクロック信号ＡＣＴ
により、図１９(b) に示すようにクロック制御される。

【００５１】この様にＤＲＡＭのアクティブ動作時すなわち／ＲＡＳ＝“Ｌ”のときに選択的にセンスアンプ回路の電流を大きくすることにより、待機時の消費電力は小さく抑えながら、アクティブ時の高速動作を実現することができる。

【００５２】図２０(a) (b) は更に別のセンスアンプ回路の変形例とその動作波形である。 この構成では、クロック信号ＡＣＴにより制御されるＭＯＳトランジスタＱ
32がＭＯＳトランジスタＱ31に直列接続されている。

【００５３】この構成では、差動増幅型センスアンプ回路は、クロック信号ＡＣＴにより完全にＯＮ／ＯＦＦ制御される。 即ち図２０(b) に示すように、／ＲＡＳ＝
“Ｌ”の待機状態では信号ＡＣＴ＝“Ｌ”でセンスアンプ回路の電流は零にする。 この間ビット線対は、信号Ｅ
Ｑ1 によりプリチャージレベルＶBLにイコライズしておく。 ／ＲＡＳの立ち下がりにより、信号ＥＱ1 ＝“Ｌ”
としてイコライズを解除、信号ＥＱ2 を立ち上げると同時に信号ＡＣＴをも立ち上げて、補償動作を開始する。
更に所定の時間τの後に、信号ＥＱ2 を立ち下げて、ビット線対をフローティング状態とし、ワード線を立ち上げる。 この実施例では、待機時のセンスアンプ回路に流れる貫通電流は零になる。

【００５４】図２１は、図２０(a) のセンスアンプ回路を用いた場合の図２０(b) に代る別の動作タイミング例である。 図示のように、待機期間中は一定の周期で信号ＡＣＴのクロッキングを行う。 ここで、ＯＮ期間（Ｔ1
）をＯＦＦ期間（Ｔ2 ）に比べ十分短く設定しておくことにより、待機時の消費電流を小さく抑えることができる。

【００５５】他の実施例を図２２に示す。 これは、４対のビット線で１つのセンスアンプ回路２１を共有する構成としたものである。 ここではビット線対のイコライズ回路は省略してある。 ４対のビット線を持つブロック３
１1 ，３１2 ，…内で一対のビット線を選択的にセンスアンプ回路２１に接続するために、信号φ1 〜φ4 により制御されるトランスファゲート回路が設けられている。

【００５６】この実施例の回路構成での動作タイミングを図２３に示す。 信号φ1 〜φ4 は４本のビット線対に対する選択信号であるが、オフセット補償動作時は信号φ1〜φ4 の全てを“Ｈ”レベルとして、全ビット線を共通レベルに設定する。 アクティブ動作時は、信号φ1
〜φ4 のうち一つを“Ｈ”として、選択されたビット線対のデータを読み出す。

【００５７】この実施例により、ビット線ピッチが微細になった時のセンスアンプ回路のレイアウトが容易になる。 なおここではビット線４対に対し１個のセンスアンプ回路を接続したが、２対に１個、あるいは８対に１個等、共有するビット線対の数は種々変形して実施することができる。

【００５８】図２４は更に他の実施例である。 ここまでの実施例では、ビット線のリストア回路として通常のフリップフロップ２２を用いていたが、本実施例では、センスアンプ回路２１の出力ＯＵＴを受けて、ビット線対にデータを再書込みするリストア回路３２を設けている。 このリストア回路３２は例えば、図２４(b) に示す回路を用いる。 このリストア回路３２は、クロックトＣ
ＭＯＳフリップフロップのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの間に出力ＯＵＴ，／ＯＵＴにより制御されるＮＭＯＳトランジスタを介在させて構成されている。

【００５９】この実施例での動作タイミングを図２５に示す。 この方式では、リストア回路３２により再書き込みされるデータがセンスアンプ回路出力ＯＵＴ，／ＯＵ
Ｔにより決定される。 従ってビット線対のプリチャージレベルの差やリストア回路自身が持つアンバランスにより、誤データが再書込みされる危険性がなくなるため、
高い動作マージンが得られる。

【００６０】図２６(a) 〜(c) は、センスアンプ回路２
１として用られいる図１０に示す差動増幅回路の更に別の変形例である。 図２６(a) は抵抗負荷Ｒ1 ，Ｒ2 を用いたものであり、図２６(b) はＤタイプＮＭＯＳトランジスタＱ22-1，Ｑ22-2を負荷とした構成である。 図２６
(c) は、ＮＭＯＳトランジスタＱ1 ，Ｑ2 側を能動型負荷とし、ＰＭＯＳトランジスタＱ4 ，Ｑ5 をドライバとして、ＰＭＯＳ電流源トランジスタＱ6 を用いてカレントミラー型差動増幅回路を構成した例である。 図２７
は、図１５の実施例を変形した実施例である。 この実施例では、図１５のフリップフロップ２２に代って、差動増幅型センスアンプ回路２１の出力端子側にリストア用のフリップフロップ型センスアンプ回路３３を設けている。 そして、反転されたセンスアンプ出力を用いて再書込みを行うために、出力ＯＵＴ，／ＯＵＴと各ビット線ＢＬ，／ＢＬの間を選択的に接続するＮＭＯＳトランジスタＱ95，Ｑ96を設けている。

【００６１】図２８はこの実施例での動作タイミング図である。 この実施例ではビット線対のデータをセンスアンプ回路２１で増幅した後、活性化信号ＳＥＮ，ＢＳＥ
Ｐによりフリップフロップ型センスアンプ回路３３を活性化して出力端子ＯＵＴ，／ＯＵＴをフル振幅させる。
そしてリストア信号ＲＳＴＲを“Ｈ”とすることにより、フル振幅させた出力端子ＯＵＴ，／ＯＵＴの電位をビット線対に再書き込みする。

【００６２】この方式によれば、差動増幅型センスアンプ回路２１で一旦増幅した信号をフリップフロップ型センスアンプ回路３３でセンスしてフル振幅させてこれをリストアするため、高い動作マージンが得られる。

【００６３】図２９は、図２７の変形例である。 この実施例では、ＰＭＯＳトランジスタＱp1，Ｑp2が、差動増幅型センスアンプ回路２１の負荷であると同時に、フリップフロップ型センスアンプ回路３３のＰＭＯＳトランジスタとしても用いられるように共有となっている。 Ｑ
p1，Ｑp2を差動増幅型センスアンプ回路２１の負荷として用いる場合とＰＭＯＳフリップフロップとして用いる場合とを切り替えるため、信号ＬＡＴＣＨにより制御されるＮＭＯＳトランジスタＱ97とＰＭＯＳトランジスタＱ98が設けられている。

【００６４】即ち、切替え制御信号ＬＡＴＣＨを“Ｌ”
レベルとすると、ＮＭＯＳトランジスタＱ97がオフ、Ｐ
ＭＯＳトランジスタＱ98がオンとなって、ＰＭＯＳトランジスタＱp1，Ｑp2はセンスアンプ回路２１つまりカレントミラー型差動増幅回路の能動負荷となる。 制御信号ＬＡＴＣＨを“Ｈ”レベルとすると、ＰＭＯＳトランジスタＱp1，Ｑp2は出力端子ＯＵＴ，／ＯＵＴ間に設けられたＰＭＯＳフリップフロップとなる。

【００６５】図３０は図２９の実施例の動作タイミング図である。 切替え制御信号ＬＡＴＣＨが“Ｌ”レベルの状態で、上の実施例と同様にビット線信号を増幅した後、フリップフロップ型センスアンプ回路３３の活性化信号ＳＥＮを立ち上げ、さらに制御信号ＬＡＴＣＨを“Ｈ”レベルとすることによりＰＭＯＳフリップフロップを動作させて、出力端子ＯＵＴ，／ＯＵＴをフル振幅させる。 その後、リストア信号ＲＳＴＲを立ち上げて、
フル振幅させた信号をビット線対に再書き込みすることになる。

【００６６】

【発明の効果】以上述べたように、第１の発明によれば、同一のワード線でメモリセルと参照されるダミーセルが選択されるから、ダミーセルの基準電位をメモリセルの書込み電位と同様に減衰させることができ、この結果高いセンスマージンを長い時間保持することができるＤＲＡＭが得られる。

【００６７】第２の発明によれば、素子の微細化によりトランジスタ特性のばらつきが増大してもセンスアンプの感度劣化を自己整合的に補正できるため、動作マージンの大きいＤＲＡＭが得られる。

【図面の簡単な説明】

【図１】第１の発明に係るＤＲＡＭの実施例の構成を示す図。

【図２】同実施例のＤＲＡＭの動作を説明するためのタイミング図。

【図３】同実施例のメモリセルとダミーセルの書込みレベルの時間変化を示す図。

【図４】センスアンプ配置を変形した実施例のＤＲＡＭ
を示す図。

【図５】ダミービット線配置を変形した実施例のＤＲＡ
Ｍを示す図。

【図６】折り返しビット線方式の実施例のＤＲＡＭを示す図。

【図７】リストア回路の構成例を示す図。

【図８】センスアンプ回路の変形例とその動作波形を示す図。

【図９】第２の発明に係るＤＲＡＭの実施例を示す図。

【図１０】同実施例に用いるセンスアンプ回路の構成例を示す図。

【図１１】同実施例によるオフセット補償の原理を説明するための図。

【図１２】同実施例の動作波形を示す図。

【図１３】他のセンスアンプ回路の構成例を示す図。

【図１４】他のセンスアンプ回路の構成例を示す図。

【図１５】図９の実施例を変形した実施例のＤＲＡＭを示す図。

【図１６】同実施例のＤＲＡＭの動作波形を示す図。

【図１７】図１５の実施例を変形した実施例のＤＲＡＭ
を示す図。

【図１８】図１５の実施例を変形した実施例のＤＲＡＭ
を示す図。

【図１９】センスアンプ回路の他の構成例と動作波形を示す図。

【図２０】センスアンプ回路の他の構成例と動作波形を示す図。

【図２１】図２０(b) に代る他の動作波形例を示す図。

【図２２】共有センスアンプ方式の実施例のＤＲＡＭを示す図。

【図２３】同実施例のＤＲＡＭの動作波形を示す図。

【図２４】リストア回路部を変形した実施例のＤＲＡＭ
とそのリストア回路の構成を示す図。

【図２５】同実施例のＤＲＡＭの動作波形を示す図。

【図２６】センスアンプ回路の変形例を示す図。

【図２７】リストア回路部を変形した実施例のＤＲＡＭ
を示す図。

【図２８】同実施例のＤＲＡＭの動作波形を示す図。

【図２９】リストア回路部を変形した他の実施例のＤＲ
ＡＭを示す図。

【図３０】同実施例のＤＲＡＭの動作波形を示す図。

【図３１】従来のＤＲＡＭの構成を示す図。

【図３２】同従来例のＤＲＡＭの動作波形を示す図。

【図３３】同従来例でのメモリセルおよびダミーセル電位の時間変化を示す図。

【図３４】従来のＤＲＡＭのセンスアンプ方式の例を示す図。

【図３５】同従来例のＤＲＡＭの動作波形を示す図。

【符号の説明】

ＭＣ…メモリセル、 ＤＣ…ダミーセル、 ＢＬ…ビット線、 ＤＢＬ…ダミービット線、 ＷＬ…ワード線、 １０…インバータ型回路、 １１…インバータ型回路、 １２…リストア回路、 １３…ビット線電位発生回路、 １４…ダミーセル電位発生回路、 ２１…差動型センスアンプ回路、 ２２…リストア用フリップフロップ、 Ｑ91（Ｑ911 ，Ｑ912 ，…）…オフセット補償用トランジスタ、 ＯＵＴ，／ＯＵＴ…センスアンプ出力端子。