【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力されたｍビットのデジタル信号をアナログ信号に変換し電流として出力する半導体集積回路用のＤ／Ａ変換回路に関する。

【０００２】

【従来の技術】この種の従来例を図面を参照して説明する。 図２に示す回路は、入力された４ビットのデジタル信号をアナログ信号に変換し電流として出力する４ビットのＤ／Ａ変換回路である。 ａ〜ｄは４ビットのデジタル信号〔Ｄ１（MSB)、Ｄ２、Ｄ３、Ｄ４（LSB)〕が入力される入力端子である一方、ｅはアナログ信号たる出力電流（Ｉ _OUT ）が出力される出力端子である。

【０００３】電流源Ｉ ₀ 、トランジスタＱ ₀ 〜Ｑ ₅ 、抵抗Ｒ ₀ 〜Ｒ ₄によりカレントミラー回路αが構成されている。 カレントミラー回路αにおける入力トランジスタＱ ₀のコレクタ側には、定電流源Ｉ ₀ （電流値をＩ ₀とする）等が接続されている一方、エミッタ側には抵抗Ｒ
₀ （抵抗値をＲとする）が接続されている。 入力トランジスタＱ ₀のコレクタとベースとの間にはトランジスタＱ ₅のベース・エミッタ間が接続されている。

【０００４】カレントミラー回路αにおける出力トランジスタＱ ₁と入力トランジスタＱ ₀とは共通ベースにされている。 出力トランジスタＱ ₁のエミッタには、抵抗Ｒ ₁が接続されている一方、出力トランジスタＱ ₁のコレクタには、差動回路であるトランジスタＱ ₆ 、Ｑ ₇の共通エミッタが接続されている。 トランジスタＱ ₇のコレクタ側には電源ライン（電源電圧Ｖ _cc ）が接続されており、トランジスタＱ ₆のコレクタ側には出力端子ｅが接続されている。 トランジスタＱ ₆とＱ ₇の各ベースには、ＴＴＬ／ＥＣＬ変換回路６を介して入力端子Ｄ１が接続されている。 入力端子Ｄ１にはデジタル入力信号における上位の４ビット目の信号が導入されている。

【０００５】入力端子ａに入力されるビット信号がＨレベルのときには、ＴＴＬ／ＥＣＬ変換回路６により、トランジスタＱ ₆がオン状態、トランジスタＱ ₇がオフ状態となる一方、ビット信号がＬレベルのときには、トランジスタＱ ₆とＱ ₇のオンオフ状態が上記の場合と逆となる。 つまり入力端子Ｄ１に入力されるビット信号によって、トランジスタＱ ₁のコレクタに流れる電流が出力端子Ｉ _OUT側と電源ライン側とに交互に切り換えられる。

【０００６】カレントミラー回路αにおける出力トランジスタＱ ₂ 〜Ｑ ₄の各周辺回路についても、上記した出力トランジスタＱ ₁の場合と全く同様である。

【０００７】但し、出力トランジスタＱ ₁ 〜Ｑ ₄の各エミッタ面積は、入力トランジスタＱ ₀と等しいベース・
エミッタ間電圧（Ｖ _BE ）を与えるために、入力トランジスタＱ ₀のエミッタ面積の１、(1/2) 、 (1/2 ² ) 、(1
/2 ³ ) 倍に夫々設定されている。 また抵抗Ｒ ₁ 、Ｒ ₂ 、
Ｒ ₃ 、Ｒ ₄の各抵抗値も抵抗値Ｒの１、２、２ ² 、２ ³
倍に夫々設定されているので、出力トランジスタＱ ₁ 、
Ｑ ₂ 、Ｑ ₃ 、Ｑ ₄の各コレクタ電流は１Ｉ ₀ 、 (1/2)Ｉ
₀ 、(1/2 ² ) Ｉ ₀ 、(1/2 ³ ) Ｉ ₀に略等しい電流値となる。

【０００８】上記のように構成されたＤ／Ａ変換回路では、出力トランジスタＱ ₁ 、Ｑ ₂ 、Ｑ ₃ 、Ｑ ₄の各コレクタ電流の加算値を出力電流Ｉ _OUTとして出力するようになっており、フルスケール時（デジタル入力信号の各ビット信号が全てＨレベルである時）における出力電流Ｉ _OUTは下記の通りとなる。 Ｉ _OUT ＝〔１＋(1/2) ＋(1/2 ² ) ＋(1/2 ³ ) 〕×Ｉ ₀

【０００９】

【発明が解決しようとする課題】さて、ＴＴＬ／ＥＣＬ
変換回路６〜９は、デジタル入力信号として一般的なＴ
ＴＬレベルの信号を、トランジスタＱ ₆ 、Ｑ ₇等のＮＰ
Ｎトランジスタの対をオンオフさせるに適したＥＣＬレベルの信号に変換する回路であって、１回路当たりトランジスタや抵抗等を１０素子程度含んでおり、チップ面積全体に占める割合は高い。 ＴＴＬ／ＥＣＬ変換回路６
〜９を構成する素子数を減らすと、チップ面積全体を小さくすることができるが、全体回路の精度を損なうことになる。 従って、半導体集積回路の中で多数のＤ／Ａ変換回路を有する場合には、全体のチップ面積が大きくなってコスト高となるばかりか、１チップ化も困難となるという欠点がある。

【００１０】本発明は上記した背景の下で創作されたものであり、その目的とするところは、回路の精度を損なうことなく、回路の素子数を少することができるＤ／Ａ
変換回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明にかかるＤ／Ａ変換回路は、入力されたｍビットのデジタル信号をアナログ信号に変換し電流として出力する回路であって、ベースが共通にされた１個の入力トランジスタとｍ個の出力トランジスタとを有し、ｍ個の出力トランジスタからｍ
個の基準電流を得るとともに当該基準電流を加算したものをアナログ信号として出力するカレントミラー回路と、カレントミラー回路における１個の入力トランジスタのベースとｍ個の出力トランジスタの各ベースとの間を夫々断続するｍ個のスイッチ素子であって、前記デジタル信号の各ビット信号に基づいて夫々スイッチ動作をするｍｏｓトランジスタとを具備することを特徴としている。

【００１２】

【実施例】以下、本発明にかかるＤ／Ａ変換回路の一実施例を図面を参照して説明する。 ここに掲げる例は図１
に示すように入力された４ビットのデジタル信号をアナログ信号に変換し電流として出力する４ビットのＤ／Ａ
変換回路である。

【００１３】図中ａ〜ｄは４ビットのデジタル信号の各ビット信号〔Ｄ１（MSB)、Ｄ２、Ｄ３、Ｄ４（LSB)〕が入力される入力端子であり、ｅはアナログ信号たる出力電流（Ｉ _OUT ）が出力される出力端子である。

【００１４】図中αは入力トランジスタＱ ₀と出力トランジスタＱ ₁ 〜Ｑ ₄とを有するカレントミラー回路である。 入力トランジスタＱ ₀のコレクタには、定電流源Ｉ
₀ （電流値をＩ ₀とする）を介して電源ライン（電源電圧Ｖ _CCとする）が接続されている一方、入力トランジスタＱ ₀のエミッタには、抵抗Ｒ ₀ （抵抗値をＲとする）
を介してグランドラインが接続されている。 入力トランジスタＱ ₀のコレクタとベースとの間には、トランジスタＱ ₅のベース・エミッタ間が接続されており、トランジスタＱ ₅のコレクタは電源ラインが接続されている。

【００１５】入力トランジスタＱ ₀のベースと出力トランジスタＱ ₁のベースとの間には、ｍｏｓトランジスタＧ１のソース・ドレイン間が接続されている。 出力トランジスタＱ ₁のベースとグランドラインとの間にはｍｏ
ｓトランジスタＧ５のソース・ドレイン間が接続されている。 ｍｏｓトランジスタＧ１のゲートは、入力端子ａ
が接続されており、ｍｏｓトランジスタＧ５のゲートにはインバータ１を介して入力端子ａが接続されている。
カレントミラー回路αの出力トランジスタＱ ₁のエミッタには、抵抗Ｒ ₁が接続されている一方、トランジスタＱ ₁のコレクタには出力端子ｅが接続されている。

【００１６】なお、インバータ１はｐｃｈとｎｃｈとの２つのｍｏｓトランジスタからなる回路である。

【００１７】入力端子ａに入力されるビット信号がＨレベルのときには、ｍｏｓトランジスタＧ１がオン状態となる一方、インバータ１によりｍｏｓトランジスタＧ５
がオフ状態となり、入力トランジスタＱ ₀のベースと出力トランジスタＱ ₁のベースとが導通状態となる結果、
出力トランジスタＱ ₁がオン状態となり、出力トランジスタＱ ₁のコレクタ電流（クレーム上の基準電流に相当する）が出力端子ｅを流れることになる。

【００１８】これとは反対に、入力端子ａに入力されるビット信号がＬレベルのときには、ｍｏｓトランジスタＧ１がオフ状態となる一方、インバータ１によりｍｏｓ
トランジスタＧ５がオン状態となり、入力トランジスタＱ ₀のベースと出力トランジスタＱ ₁のベースとが非導通状態となる結果、出力トランジスタＱ ₁がオフ状態となり、出力トランジスタＱ ₁のコレクタ電流（クレーム上の基準電流に相当する）は零となる。

【００１９】カレントミラー回路αにおける出力トランジスタＱ ₂ 〜Ｑ ₄の周辺回路についても上記した出力トランジスタＱ ₁の場合と全く同様である。

【００２０】但し、出力トランジスタＱ ₁ 〜Ｑ ₄の各エミッタ面積は、入力トランジスタＱ ₀と等しいベース・
エミッタ間電圧（Ｖ _BE ）を与えるために、入力トランジスタＱ ₀のエミッタ面積の１、(1/2) 、 (1/2 ² ) 、(1
/2 ³ ) 倍に夫々設定されている。 また抵抗Ｒ ₁ 、Ｒ ₂ 、
Ｒ ₃ 、Ｒ ₄の各抵抗値は、抵抗値Ｒの１、２、２ ² 、２
³倍に夫々設定されているので、出力トランジスタＱ ₁ 、Ｑ ₂ 、Ｑ ₃ 、Ｑ ₄の各コレクタ電流はＩ ₀ 、 (1/
2)Ｉ ₀ 、 (1/2 ² ) Ｉ ₀ 、(1/2 ³ ) Ｉ ₀に略等しい電流値となる。

【００２１】上記のように構成されたＤ／Ａ変換回路では、出力トランジスタＱ ₁ 、Ｑ ₂ 、Ｑ ₃ 、Ｑ ₄の各コレクタ電流の加算値を出力電流Ｉ _OUTとして出力するようになっており、フルスケール時（デジタル入力信号の各ビット信号が全てＨレベルである時）における出力電流Ｉ _OUTは下記の通りとなる。 Ｉ _OUT ＝〔１＋(1/2) ＋(1/2 ² ) ＋(1/2 ³ ) 〕×Ｉ ₀

【００２２】本実施例回路では、カレントミラー回路α
における入力トランジスタＱ ₀のベースと出力トランジスタＱ ₁ 〜Ｑ ₄の各ベースの間に設けられたｍｏｓトランジスタＧ１〜Ｇ４等により出力電流Ｉ _OUTの大きさが切り換えられるようになっており、ｍｏｓトランジスタＧ１〜Ｇ８は、ＴＴＬレベルのゲート電圧で十分動作するので、従来回路のようにＴＴＬ／ＥＣＬ変換回路を必要としない。 また、本実施例回路の出力端子ｅに接続されるのはＴＴＬ回路だけでなく、ＣＭＯＳ回路が接続された場合でも動作するので、非常に便利である。

【００２３】上記したようにＴＴＬ／ＥＣＬ変換回路は少なくとも１回路当たりトランジスタや抵抗等を１０素子程度必要であったが、本実施例回路ではこれを省略できるので、全体の素子数が減り、チップ面積を小さくすることができる。

【００２４】ところで、インバータ１〜４及びｍｏｓトランジスタＧ５〜Ｇ８は、出力トランジスタＱ ₁ 〜Ｑ ₄
がオフのときに出力が完全に零となるように設けられている回路である。 従って、インバータ１〜４及びｍｏｓ
トランジスタＧ５〜８を含まない回路構成とすることも可能で、この場合には、全体の素子数が更に減り、チップ面積もより小さくなる。

【００２５】実施例回路はＢｉ−ＣＭＯＳ技術の利用に適しており、半導体集積回路の中に多数の回路を容易に作ることができる。 上記したように実施例回路のチップ面積は従来に比べるとかなり小さくすることができるので、全体回路のチップ面積も小さくでき、１チップ化も容易となる他、コストの低減をも図れる。

【００２６】しかもｍｏｓトランジスタは、一般的にオン時出力電圧がほぼ０Ｖで、ケード幅を大きくとればオン抵抗を非常に小さくすることが容易で、特に、ｍｏｓ
トランジスタＧ１〜Ｇ４のゲート幅を大きくとれば、出力トランジスタＱ ₁ 〜Ｑ ₄のベース電流による影響が少なくなり、精度が損なわれることがない。 回路としての精度も損なうことがない。

【００２７】なお、本発明にかかるＡ／Ｄ変換回路は４
ビットだけの適用に限定されないことは勿論、抵抗Ｒ ₁
〜Ｒ ₄についてもＲ−２Ｒラダー抵抗網を用いても良い。 また、本実施例回路とは異なった構成のカレントミラー回路を用いる形態を採ってもかまわない。

【００２８】

【発明の効果】以上、本発明にかかるＡ／Ｄ変換回路は、デジタル信号の各ビット信号がＴＴＬレベルであっても十分に十分動作するｍｏｓトランジスタを用いて出力電流の大きさを切り換えるような構成となっているので、従来回路のようにＴＴＬ／ＥＣＬ変換回路を必要せず、全体の素子数を減らすことができ、チップ面積を小さくすることができる。 それ故、半導体集積回路に多数のＡ／Ｄ変換回路を有する場合でも、チップ面積が大きくならず、１チップ化が容易で、コストの低減をも図れるというメリットがある。 しかもｍｏｓトランジスタは、一般的にオン時出力電圧がほぼ０Ｖで、ケード幅を大きくとればオン抵抗を非常に小さくすることも容易であるので、カレントミラー回路における出力トランジスタのベース電流による影響を小さくでき、回路の精度が大きく損なわれることもない。

【図面の簡単な説明】

【図１】本発明にかかるＡ／Ｄ変換回路の一実施例を説明するための図であって、実施例回路の回路図である。

【図２】従来のＡ／Ｄ変換回路を説明するための図であって、図１に対応する図である。

【符号の説明】

α カレトミラー回路 Ｑ ₀入力トランジスタ Ｑ ₁ 〜Ｑ ₄出力トランジスタ Ｇ ₁ 〜Ｇ ₄ ｍｏｓトランジスタ ａ〜ｄ 入力端子 ｅ 出力端子 Ｉ _OUT出力電流