【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に用いられる、電気的にプログラム可能な非溶断型素子（ａｎｔｉ
ｆｕｓｅｓ）に関する。 本発明は特に、選択されなかった非溶断型素子が誤ってプログラムされるのを回避する非溶断型素子アレイプログラミング回路に関する。

【０００２】

【従来の技術】非溶断型素子の典型的な構造は、２つの導電材料製電極間に挟まれた絶縁もしくは誘電材料層を含む。 非溶断型素子アレイ中の１つの非溶断型素子をプログラムする際、プログラムしないその他の非溶断型素子を誤ってプログラムされないように保護することが非常に重要な問題となる。

【０００３】非溶断型素子が各１つのトランジスタと直列接続されているＰＲＯＭ（プログラマブルリードオンリメモリ）では、プログラムされるべき非溶断型素子の選択は当該素子と直列接続されたトランジスタをオン状態に切り替えることによって行なわれる。 その他のトランジスタは総てオフ状態に維持される。 しかし、選択された１つの非溶断型素子のプログラミングの間に生じる基板漏洩電流によってその他の非溶断型素子が誤ってプログラムされる恐れが有る。

【０００４】このことは、個々の非溶断型素子に能動トランジスタが直列接続されないゲートアレイ構造において複数の非溶断型素子がプログラマブルな相互接続素子として用いられる場合一層の難題となる。 非溶断型素子が上記のようなゲートアレイの相互接続素子として用いられた場合、プログラムされるべき非溶断型素子の選択は非溶断型素子の電極にプログラミング電圧（Ｖ _pp ）を印加することによって行なわれる。 非溶断型素子を横切って電圧降下Ｖ _ppが起こることによって該素子の誘電体が分極し、２つの電極間に導電路が形成される。

【０００５】プログラムせずにおきたい非溶断型素子を保護するために、動的予備荷電ステップを用いてＶ _pp ／
２にほぼ等しい電圧Ｖ _preを、プログラムされるべき素子を含む以外の全ノードに印加し、それによって選択された非溶断型素子のプログラミングの際にプログラムされるべきでない非溶断型素子を横切って生起する電圧降下の理想値をＶ _pp ／２とすることが可能である。 電圧Ｖ
_preの値がＶ _pp ／２とされることによって、プログラムされるべきでない非溶断型素子のプログラミングが回避される。

【０００６】現実の回路構成では、実際に印加された予備荷電電圧がＶ _pp ／２でなく、プログラムされない非溶断型素子に掛かる総電圧ストレスを平衡化する最適化体系に基づく大きさの電圧であることが有り得る。 このような事態が必至となるのは、実際の回路動作において、
予備荷電された動的電圧であって、能動的に印加される電圧ではない電圧Ｖ _pp ／２が恒常的に維持され得ないことによる。 例えば、高い電圧Ｖ _ppは電界効果トランジスタ漏洩もしくはｎ ⁺接合漏洩を惹起する恐れが有り、そのような漏洩が起こった場合予備荷電電圧値は変化する。 上記漏洩は、プログラムされるべきでない非溶断型素子に付加的なストレスをもたらし、誤った非溶断型素子のプログラミグが行なわれる確率を高める。

【０００７】動的電圧Ｖ _pp ／２が変化する別の理由に、
金属線同士の容量結合が有る。 例えば、或る金属線上の電圧が０ＶとＶ _ppとの間で切り替わる場合、この線は隣接線と容量結合する。 これらの金属線がＶ _pp ／２などの電圧に動的に予備荷電されていると、その予備荷電電圧は上記容量結合によって変化する。

【０００８】電界効果トランジスタ漏洩電流を減少する一方策として、ソースバイアス電圧Ｖ _sbを電界効果トランジスタに印加して該トランジスタのしきい値電圧Ｖ _t
を増大させ、それによって該トランジスタの漏洩電流を減少することが挙げられる。 これは、本願出願人であるＡｃｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ製造の集積回路のＡｃｔ １０ＸＸ系製品に採用されている方策である。

【０００９】ソースバイアス法の使用には２つの限界が有る。 第一に、ソースバイアスは接合漏洩電流を制御しない。 従って、いずれの接合も一体性を保証するストレスを予め付与されなければならず、プログラミング精度の低下は不可避である。 第二に、ソースバイアスを用いると非溶断型素子プログラミング電圧がＶ _pp （Ｖ _pp −
０）からＶ _pp −Ｖ _sbに降下する。 プログラミング電圧が小さくなるとプログラミング時間が長くなる。 非溶断型素子を含む集積回路が小型であれば、プログラミング時間の延長は許容され得る。 しかし、集積回路に含まれる非溶断型素子の数が増すほど、プログラムされるべき非溶断型素子の数も増す。 密度が増大してゆけばいずれは、対応するプログラム時間の延長が許容され得ないほどとなる。

【００１０】

【発明の概要】本発明は、選択された非溶断型素子がプログラムされる際に選択されなかった非溶断型素子が誤ってプログラムされる事態を減少し、かつプログラミング時間を短縮する４つの方策を提供する。 第１の方策は、選択されなかった非溶断型素子に印加された電圧を電圧源を用いて一定レベルに維持する回路を含む。 第２
の方策によれば、上記電圧源に抵抗器が直列接続される。 第３の方策によれば、上記電圧源にダイオードが直列接続される。 第４の方策によれば、上記電圧源にＭＯ
Ｓ構造のダイオードが直列接続される。

【００１１】本発明は、非溶断型素子プログラミング精度を、非溶断型素子プログラミング時間の延長という不利益を伴わずに改善することを目的とする。 本発明によれば、プログラムされるべき非溶断型素子には完全なプログラミング電圧Ｖ _ppが印加され、該電圧がソースバイアス電圧分を減じてＶ _pp −Ｖ _sbとされることはない。 従って、プログラミング時間は比較的短くて済む。 選択されなかった非溶断型素子に印加された電圧は本明細書中に開示した、電圧変化を制限し、かつ漏洩電流を所定量だけ補償する回路によって調整される。

【００１２】

【実施例】図１は、本発明が機能する状況の概略的説明図であり、従来のプログラミング技術が用いられる非溶断型素子アレイの一部を示している。 この図１には、選択された非溶断型素子がプログラムされる際に選択されなかった非溶断型素子の誤ったプログラミングがどのように行なわれ得るかを示す。

【００１３】図１に、非溶断型素子アレイ１０の一部を示す。 行線１２及び１４は列線１６及び１８と交叉して交点を成す。 行線１２と列線１６との交点に、非溶断型素子２０が配置されている。 行線１２と列線１８との交点には非溶断型素子２２が配置されている。 行線１４と列線１６との交点には非溶断型素子２４が配置されている。 行１４と列線１８との交点には非溶断型素子２６が配置されている。

【００１４】非溶断型素子２０をプログラムするべく、
該素子２０にプログラミング電圧Ｖ _ppが印加される。 例えば、行線１２上の電圧がＶ _ppとされて列線１６が接地され得る。 Ｖ _ppが非溶断型素子の誘電体に付与するストレスは、該誘電体を分極させて行線１２から列線１６への導電路を形成する十分な大きさを有する。

【００１５】非溶断型素子２２、２４及び２６をプログラムせずにおきたい場合は、行線１４及び列線１８上の電圧を制御して、素子２２、２４及び２６の誘電体にストレスが付与されるのを防止しなければならない。 理想的諸条件下に、非溶断型素子２２、２４及び２６には、
好ましくはＶ _pp ／２にほぼ等しい電圧が印加されるべきである。 この電圧は、行線１２にＶ _ppを印加する前に行線１４及び列線１８をＶ _pp ／２に予備荷電することによって実現され得る。 非溶断型素子２０がプログラムされる際、Ｖ _pp ／２に予備荷電されたノードは浮動し、なぜならこれらのノードに印加された予備荷電電圧を上記レベルに維持する印加電圧源が存在しないからである。 即ち、予備荷電電圧は漏洩電流に起因して減衰しやすい。

【００１６】図１に示したような半導体回路では、非溶断型素子を包含及び包囲する物理的構造物に幾つかの漏洩電流源が存在する。 それらの電流漏洩機構のうちの３
つを図２に示す。 図２は、非溶断型素子構造を含む半導体構造物の断面図であり、ノードに印加された動的予備荷電電圧を不利に変化させかねない機構の説明に有用である。

【００１７】図２に示した非溶断型素子２０及び２２
は、ｐ型半導体基板３０の中及び上に形成されている。
ｎ ⁺領域３２が非溶断型素子２０の下部電極を構成し、
ｎ ⁺領域３４が非溶断型素子２２の下部電極を構成している。 電界効果酸化物領域３６が非溶断型素子２０及び２２を互いから、また基板３０に設けられた他の拡散構造からも分離している。 半導体基板３０の表面上に形成された絶縁層３８はｎ ⁺領域３２及び３４上に位置するウィンドウ域を有し、このウィンドウ域内に非溶断型素子の誘電体層４０が形成されている。 絶縁層３８及び非溶断型素子誘電体層４０の表面を覆ってポリシリコン層４２が形成されており、この層４２は行線１２、及び非溶断型素子２０と２２との共通の上部電極を構成している。

【００１８】図２に示した構造物において、ｎ ⁺領域３
４に存在する予備荷電された動的電圧は、互いに異なり、かつ分離した幾つかの機構を介して減衰する傾向を有する。 上記機構の第１のものは、電流記号Ｉ _junction
によって示した、（Ｖ _pp ／２の存在に起因する）ｎ ⁺逆バイアス接合漏洩である。 第２の機構は電流記号Ｉ
_fieldによって示した電界効果トランジスタ漏洩で、この漏洩は、ゲートとして機能するポリシリコン線４２上にＶ _ppが存在し、かつ（電界効果トランジスタのドレイン及びソースとしてそれぞれ機能する）ｎ ⁺領域３４には電圧Ｖ _pp ／２が、ｎ ⁺領域３２には０ボルトが存在することによって生起する。 第３の機構は、電流記号Ｉ
_fuseによって示したような、非溶断型素子自体からの漏洩である。 この第３の機構は、非溶断型素子漏洩電流が他の非溶断型素子構造でのものより実質的に大きくなり得る、アモルファスシリコンを用いた非溶断型素子構造での電圧Ｖ _pp ／２の減衰に最も関与すると考えられるが、アモルファスシリコンを用いない非溶断型素子構造にも存在し得る。 更に、ＭＯＳしきい値下漏洩のような他の機構も電圧減衰に関与し得る。

【００１９】図２を参照して説明したこれらの漏洩電流は、動的に印加された予備荷電電圧を減衰させる。 この減衰は、十分な程度に達すると、非溶断型素子２２が誤ってプログラムされる事態を招きかねない。

【００２０】プログラムされるべきでない非溶断型素子が誤ってプログラムされることによるプログラミング精度の低下を回避する一従来技術は、予備荷電電圧選択の際、電流漏洩機構とその規模とを勘案する。 電界効果トランジスタ漏洩、接合漏洩、及び金属線容量結合の変化（並びに他の任意の、電荷蓄積ノードもしくは予備荷電ノードの電圧を変化させるであろう機構）の結果として生じ得る最悪の電圧変化が決定され、予備荷電電圧値の設定に用いられる。

【００２１】誤った非溶断型素子のプログラミングを防止する別の方法では、非溶断型素子２０がプログラムされる間該素子２０に正のソースバイアス電圧Ｖ _sbが印加される。 この方法は、電界効果トランジスタ漏洩の低減に有効であるが、代償を伴わないわけではない。 ソースバイアスが印加される場合、非溶断型素子２０に掛かる総電圧が本来のプログラミング電圧に等しくなるように、プログラミング電圧はソースバイアス電圧分だけ減小される。 その結果、プログラミング時間が延びる。 プログラムされるべき製品が多数のプログラムされるべき非溶断型素子を有する高密度プログラマブルゲートアレイ製品である場合、ソースバイアス法は好ましい方法ではなく、なぜなら許容しがたく長いプログラミング時間をもたらすからである。

【００２２】本発明の、目下のところ好ましい一例によれば、プログラムされない非溶断型素子に印加されるストレス電圧（Ｖ _pre ）は制御される。 この制御を、プログラムされるべき非溶断型素子に印加される電圧はＶ _pp
に維持したままで実現し得る回路の幾つかの例を図３〜
図６に示す。

【００２３】図３に示した、本発明による第１の回路において、電圧約Ｖ _pp ／２に設定された電圧供給源Ｖ _keep
５０がトラック５２に接続されている。 トラック５２
は、プログラムされるべきでない複数の非溶断型素子に共通のポリシリコン線、ｎ ⁺拡散領域等のような導体である。 給電源５０は、トラック５２と接続されたプログラムされるべきでない非溶断型素子に印加される電圧を所定限界内に維持するように設計されている。 目下のところ好ましい限界は±０．２Ｖである。 給電源５０は、
給電源と接続された演算増幅器、ソースフォロワ、パスゲートを含めた、給電源との低インピーダンス接続部を構成する任意手段、または給電源との直接接続部を構成する任意手段から成り得る。

【００２４】図４に示した、本発明による第２の回路では、給電源５０及びトラック５２と直列接続された抵抗器５４が付加されている。 抵抗器５４の値は、給電源５
０に流れる電流を約１〜１００μＡ、好ましくは２０μ
Ａ前後に制限するように選択されるべきである。

【００２５】図４の回路は図３の回路に優り、なぜなら図３の回路は、トラック５２上の電圧がプログラミングのためにＶ _ppに高められた時に電圧源Ｖ _keepに過剰量の電流が流れるのを許しかねないからである。 回路が給電源５０と直列に接続された抵抗器５４を含むことによって、給電源５０に流れ得る電流が制限され、図３の回路が有する上記問題点は解決される。

【００２６】図５に示した第３の回路は、給電源５０と直列接続されたダイオード５６を含む。 ダイオード５６
は、Ｉ／Ｏパッドを介して集積回路にＶ _pp ／２を供給する外部給電源との間に配置されても、あるいはまたチップ内部にＭＯＳダイオードとして含まれてもよい。 図５
の回路は、出力電圧がＶ _pp ／２より大きくなっても小さくなっても同じ量の電流を給電源５０から引き出す図３
及び図４の回路より優れている。 理想的には、プログラミングの間に付与される極性に起因して非溶断型素子電圧が大きくなると電流は引き出されない。 逆に、上記電圧が小さくなると大量の電流が引き出される。 電圧の減衰は、容量結合によっても起こるが、大抵は漏洩電流発生の結果である。

【００２７】ダイオード５６を含む図５の回路は、非溶断型素子電圧が小さくなると大量の電流を供給し、前記電圧が大きくなると電流を供給しない。 ダイオード５６
は、プログラミング電圧Ｖ _ppが電圧源Ｖ _keepに強制的に電流を流すのを防止する。

【００２８】図６に示した第４の回路は、図５の回路の目下のところ好ましい具体例であり、２０μＡにも達する漏洩電流を補償する。

【００２９】図６の回路は、トランジスタ６０及び６２
を含む第１の電流ミラーを含む。 トランジスタ６０及び６２のゲートは互いに接続され、かつトランジスタ６０
のドレインと接続されている。 トランジスタ６０のドレインは電流源６４と接続されている。 電流源６４は電流ミラーか、抵抗器か、外部に設置された電流源であり得る。

【００３０】トランジスタ６０のソースは、好ましくはＶ _pp ／２に等しい電圧Ｖ _keepの供給源と接続されており、電圧Ｖ _keepは好ましくは集積回路上のＩ／Ｏパッド６６を介して外部から供給される。 トランジスタ６０及び６２の設計は、プロセス変化の下で両トランジスタのしきい値電圧及び利得が互いの変化を追跡するように整合させてある。 このパラメータ追跡によって、プログラムされるべきでない非溶断型素子上に配置されたトランジスタ６２のソースからトラック５２へと出力される電圧がトランジスタ６０のソース上の電圧とほぼ整合することが保証される。

【００３１】トラック５２上の電圧は、トランジスタ６
０から引き出される電流と共に変化する。 本発明の回路が機能する電流範囲である漏洩電流範囲の限界値を０．
５μＡ及び２０μＡとする、本発明の目下好ましい具体例において、トランジスタ６２は電圧変化をこの特別の設計に必要な値に制限するように寸法決定されるべきである。 ０．５μＡの漏洩電流が引き出された場合の電圧の方が２０μＡ引き出された場合の電圧より大きくなる。 電流源６４は好ましくは、Ｉ／Ｏパッド６６上の電圧がトラック電圧の上限値と下限値、即ちＶ _ppと０ボルトとの中間に設定され、それによってＩ／Ｏパッド６６
とトラック５２との間での最悪の電圧変化が最小限に留められるように設定される。 電流源６４からの電流ｉ ₁
は、式

【００３２】

【数１】

₁はＭＯＳトランジスタ６０に流れる電流である。 上記式中に用いた値２０μＡ及び０．

５μＡは電流値の一例である。 他の値を用いることも可能である。

【００３３】トランジスタ６８及び７０が第２の電流ミラーを構成する。 トランジスタ６８及び７０のゲートは互いに接続され、かつトランジスタ６８のドレインと接続されている。 トランジスタ６８のドレインは電流源７
２と接続されている。 電流源７２は電流ミラーか、抵抗器か、外部から供給される電流を提供する電流源であり得る。 トランジスタ６８及び７０の設計は、プロセス変化の下で両トランジスタのしきい値電圧及び利得が互いの変化を追跡するように整合させてある。 このような寸法決定によって、これら２つのデバイスに流れる電流が可能なかぎり互いに類似することが保証される。

【００３４】トランジスタ７０はトランジスタ６２から電流を引き出し、それによってトランジスタ６２がその超しきい値領域付近または該領域内で動作することを保証する。 トランジスタ７０に流れる電流は、トランジスタ６２でのしきい値下導電を介してトラック５２上の電圧があまりに大きくドリフトするのを阻止する。 トランジスタ７０に流れる電流はまた、トラック５２に流れる“漏洩”電流の（上述例では０．５μＡとされた）下限値を規定する。

【００３５】トランジスタ７０によって引き出される電流は非常に弱く（約０．５μＡ）、従ってトランジスタ７０のようなデバイスの多くが水平方向の非溶断型素子セグメントに接続されている場合、それらのデバイスはプルアップデバイスでの重大な電圧降下を惹起しない。
プルアップデバイスでの甚だしい電圧降下はプログラミング時間を延長し、またストレス付与時間も延長する。
これらの時間延長はいずれも望ましくない。

【００３６】プログラミングの間、図６に説明のために描き入れたトラック５２ａ、５２ｂ及び５２ｃによって表される多数の垂直トラックが水平トラックと接続され得る。 垂直トラックが本発明による回路と接続されている回路構成例では、水平トラックは該トラックと接続された総てのプログラム済みの垂直トラック上のプルダウン電流源に対抗してプルアップしなければならない。

【００３７】そのために、図６に示した、水平トラック７６と接続されたプルアップデバイス７４が用いられる。 デバイス７４のゲートは、該デバイス７４を電圧Ｖ
_ppが通過することを可能にする十分な大きさの電圧の供給源と接続されている。 例えば１００の垂直トラックが水平トラック７６と接続されている場合、水平トラック７６上のプルアップデバイス７４はプログラミングのために電圧を上昇させるのにプルダウン電流の１００倍の電流を克服しなければならない。 プルアップデバイス７
４は抵抗器のように振舞い、該デバイス７４に電流が流れると該デバイス７４を横切って電圧降下が生起する。
即ち、プルアップデバイス７４を介して引き出されるいかなる電流もプログラミング電圧を低下させ、それによってプログラミング時間を延長する恐れが有る。 従って、トランジスタ７０に流れるプルダウン電流は、多く累加されても水平トラックプルアップ回路での甚だしい電圧降下を惹起し得ないように非常に弱く（約０．５μ
Ａ）調整される。

【００３８】

【発明の効果】本発明の第１の利点は、プログラムされるべき非溶断型素子の接地ノードにソースバイアスＶ _sb
を印加しないことによって、該素子に完全なプログラミング電圧Ｖ _ppを印加することを可能にする点である。 Ｖ
_sb ＝０Ｖとすることで実際に改善される非溶断型素子プログラミング時間は、１±０．５ＶのソースバイアスＶ
_sbを用い、Ｖ _ppを１０〜２５Ｖとした場合の非溶断型素子プログラミング時間より約３〜１００倍優れている。
このような時間短縮はゲート数２，０００未満の製品では重要でないが、ゲート数が２，０００を上回るような場合にはプログラミング時間は重要な問題点となる。

【００３９】本発明の第２の利点は、本明細書に開示した方策によって、中間電圧Ｖ _pp ／２にセットされたノードでの電圧変化及び漏洩電流が制御される点である。 このようにして、総ての漏洩電流成分及び電圧変化成分が制御され得る。

【００４０】本明細書には本発明の、目下のところ好ましい例を開示したが、本明細書の開示及び添付図面を検討して本発明の別の例を具体化することは当業者には可能であろう。 それら別の例は、特許請求の範囲によってのみ限定されるべき本発明の範囲内に有ると考えられる。

【図面の簡単な説明】

【図１】非溶断型素子アレイの一部を示す、本発明が機能する状況の概略的説明図である。

【図２】プログラムされるべきでない非溶断型素子を保護するべくノードに印加された動的予備荷電電圧を不利に変化させかねない機構を示す、非溶断型素子構造を含む半導体構造物の断面図である。

【図３】非溶断型素子アレイと共に半導体基板上に配置され、非溶断型素子プログラミングサイクルの間プログラムされるべきでない非溶断型素子を保護する中間電圧を能動的に維持する本発明による電圧源回路の第１の例のブロック線図である。

【図４】非溶断型素子アレイと共に半導体基板上に配置され、非溶断型素子プログラミングサイクルの間プログラムされるべきでない非溶断型素子を保護する中間電圧を能動的に維持する本発明による電圧源回路の、抵抗器と直列接続された第２の例のブロック線図である。

【図５】非溶断型素子アレイと共に半導体基板上に配置され、非溶断型素子プログラミングサイクルの間プログラムされるべきでない非溶断型素子を保護する中間電圧を能動的に維持する本発明による電圧源回路の、ダイオードと直列接続された第３の例のブロック線図である。

【図６】非溶断型素子アレイと共に半導体基板上に配置され、非溶断型素子プログラミングサイクルの間プログラムされるべきでない非溶断型素子を保護する中間電圧を能動的に維持する本発明による電圧源回路の第３の例の好ましい変形例のブロック線図である。

【符号の説明】

１２，１４ 行線 １６，１８ 列線 ２０，２２，２４，２６ 非溶断型素子 ５０ 電圧源 ５２，５２ａ，５２ｂ，５２ｃ，７６ トラック ５４ 抵抗器 ５６ ダイオード ６０，６２，６８，７０ トランジスタ ６４，７２ 電流源 ６６ Ｉ／Ｏパッド ７４ プルアップデバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステイーブ・エス・チヤイアン アメリカ合衆国、カリフオルニア・95070、 サラトーガ、スコツトランド・ドライブ・ 19937 (72)発明者 アブデルシヤフイ・エイ・エルトーキイ アメリカ合衆国、カリフオルニア、サン・ ホゼ、チヤーチル・パーク・ドライブ・ 509 (72)発明者 エスマツト・ゼツト・ハムデイ アメリカ合衆国、カリフオルニア・94555、 フリマント、アリエル・アベニユー・4486