Constant current drive circuit
专利汇可以提供Constant current drive circuit专利检索，专利查询，专利分析的服务。并且PURPOSE: To obtain a large current output by using a current mirror circuit so as to superimpose a same current as a base current of a transistor(TR) of a setting current side onto a reference current and outputting the superimposed current through Darlington connection transistors(TRs) thereby eliminating the dispersion in a current amplification factor of the current mirror circuit.
CONSTITUTION: PNP TRs Q1-Q3, Q21 and NPN TRs Q11, Q12 form respectively current mirror circuits 13, 31. Through the constitution above, a similar current 14 to a base current 11 is supplied to a collector of a TR Q5 through the TR Q13. That is, a current 15 flowing to the TR Q3 is made almost equal to a current 16 by the current mirror 31. Since the base current 14 of the TR Q13 is equal to the current 11, a setting current I
ref is equal to a reference current I
0 and independent of the current amplification factor of the current mirror 13. Moreover, since the current is outputted to a multi-bit constant current output circuit via Darlington connection TRs Q41, Q42, the dispersion in the accuracy of a constant current by the constant current output bit number is neglected.
COPYRIGHT: (C)1993,JPO&Japio，下面是Constant current drive circuit专利的具体信息内容。
第３のトランジスタ、該トランジスタのベース電流供給用のバイポーラ型の第４のトランジスタを有したカレントミラー回路と、前記第２のトランジスタの主電流経路にベースが接続され、主電流経路の一端が前記第３のトランジスタの主電流経路に接続されたバイポーラ型の第５のトランジスタと、前記第４のトランジスタの主電流経路に主電流経路の一端が接続されたバイポーラ型の第６のトランジスタ、該トランジスタと共にカレントミラー回路を形成し、主電流経路が前記第５のトランジスタの主電流経路の他端に接続されたバイポーラ型の第７のトランジスタとを具備したことを特徴とする定電流駆動回路。
Ｐ型であり、第６、第７のトランジスタはＮＰＮ型である請求項１に記載の定電流駆動回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＥＤ（発光ダイオード）などを駆動するための定電流駆動回路に関し、特に多ビット出力で用いられる場合の定電流値の精度向上を図りたい場合に適するものである。
【０００２】
【従来の技術】上記のごとき定電流駆動回路の従来例を図３に示す。 ここでＱ１〜Ｑ３はカレントミラー回路を構成するバイポーラ型ＰＮＰトランジスタ、Ｑ４は、定電流出力回路１１−１〜１１−ｎを駆動するＮＰＮトランジスタ、Ｑ５は、ミラー電流Ｉｏを流すＮＰＮトランジスタ、ＭＰ１、ＭＮ１はトランジスタＱ５駆動用のＣ
ＭＯＳトランジスタ、１２は定電流源、ＶＤＤは電源、
ＧＮＤは接地を示す。 図３において定電流出力回路１１
−１〜１１−ｎはそれぞれ構成的に対応しているが、定電流出力回路１１−１のみを代表して具体化して示している。 Ｑ６は定電流出力Ｉｏｕｔを得るトランジスタ、
ＭＰ２、ＭＮ２はＱ６駆動用のＣＭＯＳトランジスタ、
ＩＮ１は回路１１−１の駆動用入力端子、ＯＵＴ１はＩ
ｏｕｔの出力端子である。 ＩＮ２〜ＩＮｎはそれぞれＩ
Ｎ１と同様に考えてよく、ＯＵＴ２〜ＯＵＴｎはそれぞれＯＵＴ１と同様に考えてよい。
【０００３】図１において定電流出力Ｉｏｕｔは、任意に設定された定電流源１２の定電流Ｉｒｅｆにより、カレントミラー１３を介してトランジスタＱ５のコレクタ電流Ｉｏで決定される。 このとき、トランジスタＱ５、
Ｑ６、ＭＰ１、ＭＰ２のサイズをそれぞれＳＥ（Ｑ５）
＝ＳＥ（Ｑ６）、ＷＭＰ１＝ＷＭＰ２にしておけば、Ｉ
ｏｕｔ＝Ｉｏとなる。 電流ゲインを持たせたい場合、トランジスタＱ５、Ｑ６、ＭＰ１、ＭＰ２のサイズを変えればよい。 すなわち１０倍のゲインを持たせたい場合は、Ｉｏｕｔ＝１０×Ｉｏから、ＳＥ（Ｑ６）をＳＥ
（Ｑ５）の１０倍、かつＷＭＰ２をＷＭＰ１の１０倍のサイズにすればよい。 このように任意に設定可能な定電流出力を、端子ＯＵＴ１〜ＯＵＴｎから多ビット出力として取り出せるものである。 しかしながら図３のものにおいては、
【０００４】（１）任意の設定電流源電流Ｉｒｅｆにより、トランジスタＱ５のコレクタ電流Ｉｏが設定され、
このＩｏが設定されると、定電流出力Ｉｏｕｔが設定される。 このときＰＮＰトランジスタＱ１〜Ｑ３で構成されるカレントミラー１３において、トランジスタＱ１〜
Ｑ３の電流増幅率ｈＦＥにより電流Ｉｏの値が変化する。 即ちトランジスタＱ１〜Ｑ３のｈＦＥが高いときは、トランジスタＱ３のベース電流Ｉ１は非常に小さい値となって無視でき、ＩｏとＩｏｕｔはほとんど等しくなって、設定どうりの電流値となる。 しかし上記ｈＦＥ
が低いときは、ベース電流Ｉ１の値が無視できなくなり、「Ｉｏ＝Ｉｒｅｆ−Ｉ１」となる。 結果としてＰＮ
ＰトランジスタＱ１〜Ｑ３のｈＦＥにより、出力電流Ｉ
ｏｕｔが変化することになる。 つまり図１の回路はｈＦ
Ｅ依存性があるものである。
【０００５】（２）端子ＯＵＴ１〜ＯＵＴｎから多ビット定電流出力を取り出す場合、入力レベルＩＮ１〜ＩＮ
ｎを任意に“Ｌ”（低）レベルにすると、出力ＯＵＴ１
〜ＯＵＴｎを任意にオン状態にできる回路において、１
ビットがオンの場合と、ｎビットがオンの場合では、トランジスタＱ６へのベース振り込み電流Ｉ３の値が変わる。 トランジスタＱ４のエミッタ電流Ｉ３が変わる、つまり増えると、トランジスタＱ４のベース電流Ｉ２も変わる、つまり増える。 この場合ＩｏｕｔはＩｏのｎ（ｎ
は１以上）倍されるため、ＩｏｕｔはＩ２の値に影響される。 上記ビット数が増えてくると、Ｉ２が増大し、Ｉ
ｏによるＩｏｕｔの設定（ｎ倍の電流ゲイン）が崩れてくる。 即ち出力ビット数により、定電流出力Ｉｏｕｔがずれる。
【０００６】（３）上記（２）項の理由により、定電流出力Ｉｏｕｔの設定精度をある程度保つためには、出力ビット数に制約がある。 即ち出力ビット数を多くする（例えばｎ＝１６ビット）には、定電流駆動回路１４のブロックが多く（例えば図４の如く４ブロック）必要となる。 １５は集積回路基体である。 この場合、Ｂｉ（バイポーラ）−ＣＭＯＳ集積回路のパターンレイアウト設計の際に、バイポーラ素子は大きく、したがって集積回路面積的に厳しくなる。
【０００７】
【発明が解決しようとする課題】そこで本発明の目的は、設定電流（Ｉｒｅｆ）と基準電流（Ｉｏ）のカレントミラー比が、該カレントミラー回路のトランジスタの電流増幅率（ｈＦＥ）のばらつきに左右されない回路にでき、また定電流出力（Ｉｏｕｔ）の値が、１ビットのオン時とｎビット（多数）のオン時とで変化しないようにして、任意に設定された上記設定電流の値により精度良く定電流出力値を設定でき、またこの定電流出力を多ビット出力するときでも、定電流駆動回路を単数ブロック化出来るようにし、集積回路の占有面積の減少化が図れるようにしたものである。
【０００８】
【課題を解決するための手段と作用】本発明は、ベース共通のバイポーラ型の第１、第２、第３のトランジスタ、該トランジスタのベース電流供給用のバイポーラ型の第４のトランジスタを有したカレントミラー回路と、
前記第２のトランジスタの主電流経路にベースが接続され、主電流経路の一端が前記第３のトランジスタの主電流経路に接続されたバイポーラ型の第５のトランジスタと、前記第４のトランジスタの主電流経路に主電流経路の一端が接続されたバイポーラ型の第６のトランジスタ、該トランジスタと共にカレントミラー回路を形成し、主電流経路が前記第５のトランジスタの主電流経路の他端に接続されたバイポーラ型の第７のトランジスタとを具備したことを特徴とする。
【０００９】即ち本発明は、設定電流と基準電流のカレントミラー比が、該カレントミラー回路のトランジスタの電流増幅率に依存しないように、上記設定電流側のトランジスタのベース電流と同じ値の電流を、後者のカレントミラー回路を用いて上記基準電流に重畳して流れるようにして、上記電流増幅率のばらつきに起因する誤差を無くし、前者のカレントミラーのトランジスタの電流増幅率に依存しない回路構成とする。 また定電流駆動回路の出力の多ビットのオンの数による定電流出力値の差が大きくなることの対策としては、上記多ビットの回路へベース電流を供給しているトランジスタをダーリントン構成とすることにより、大電流時にも、低電流時にも、出力のばらつきを小さくでき、また上記ダーリントン構成のトランジスタで、定電流駆動回路の出力を大電流駆動できる構成により、定電流駆動回路を、従来のごとく複数設けなくても済むようにしたものである。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明する。 図１は同実施例の回路図であるが、これは、図３のものと対応させた場合の例であるから、対応箇所には同一符号を用い、特徴とする構成を説明する。
【００１１】ＰＮＰトランジスタＱ１〜Ｑ３、Ｑ２１はカレントミラー回路１３を構成し、ＮＰＮ型トランジスタＱ１１、Ｑ１２はカレントミラー回路３１を構成し、
トランジスタＱ１１はトランジスタＱ３のコレクタから入力側電流Ｉ５を受け、トランジスタＱ１２は出力側電流Ｉ６を流す。 ＰＮＰトランジスタ１３は、ベースをトランジスタＱ２のコレクタに接続し、コレクタをトランジスタＱ１２のコレクタに接続し、エミッタをトランジスタＱ２１のコレクタに接続する。 トランジスタＱ２１
のエミッタは、電流調整用抵抗Ｒを介して電源ＶＤＤに接続する。 ＮＰＮトランジスタＱ４１、Ｑ４２よりなるダーリントントランジスタは、図３のトランジスタＱ４
と置き換えたものである。
【００１２】図１においてトランジスタＱ１３、Ｑ２１
などがないと、設定電流Ｉｒｅｆの中には、カレントミラー回路１３のベース電流Ｉ１が含まれる。 この時カレントミラー１３のトランジスタの電流増幅率ｈＦＥのばらつきによるベース電流Ｉ１の差（特にＩ１が大きいこと）により、トランジスタＱ１のコレクタ電流ＩＣ（Ｑ
１）が変わり、トランジスタＱ２のコレクタ電流をＩＣ
（Ｑ２）とすると、ＩＣ（Ｑ１）＝ＩＣ（Ｑ２）＝Ｉｏ
であるから、基準電流Ｉｏも変わることになる。 このため出力電流差が生じるわけで、これを防止するために図１では、ベース電流Ｉ１と同様の電流Ｉ４を、トランジスタＱ１３によりトランジスタＱ５のコレクタに供給する。 すなわちトランジスタＱ３に流れる電流Ｉ５を、カレントミラー回路３１により、電流Ｉ５とＩ６とがほとんど等しくなるようにする。 これにより、トランジスタＱ１３のベース電流Ｉ４は、Ｉ４＝Ｉ１となり、
【００１３】「ＩＣ（Ｑ１）＋Ｉ１＝Ｉｒｅｆ」、「Ｉ
Ｃ（Ｑ２）＋Ｉ４＝Ｉｏ」の関係から「Ｉｒｅｆ＝Ｉ
ｏ」となる。 これはカレントミラー１３のＰＮＰトランジスタのｈＦＥにほとんど左右されない回路である。
【００１４】また多ビットの定電流出力回路１１−１〜
１１−ｎのうち、オンした定電流出力ビット数による定電流精度のばらつきに関しては、各出力トランジスタＱ
６へのベース振り込み電流値に影響されないように、ダーリントントランジスタを介して電流振り込みをすることにより、図３の従来回路では、ＮＰＮトランジスタＱ
４の１／ｈＦＥの電流値誤差となっていたものが、図１
ではダーリントントランジスタＱ４１、Ｑ４２を介して電流振り込みをすることで、１／ｈＦＥ 2の電流値誤差となり、ほとんど無視できるようになる。 これにより、
定電流出力回路１１−１〜１１−ｎの個数を充分多ビット化でき、図２のごとく、本発明を用いることで定電流駆動回路１４１のブロックを単数化できることになる。
これはつまり、集積回路の面積縮小化につながるものである。
【００１５】
【発明の効果】以上説明したごとく本発明によれば、定電流出力（例えばＩｏｕｔ）を得るカレントミラーのトランジスタのｈＦＥ依存性については、本発明の回路を用いることにより、ほとんど無くなる。 またトランジスタのｈＦＥが小さくなっても、得たい出力電流（基準電流）がばらつかないことから、素子の設計マージンを考慮しなくもよくなり、素子サイズが小さくできて、集積回路面積的にも有利である。 また定電流出力を得るためのトランジスタのベース電流供給源をダーリントン構成とすることにより、定電流出力回路の多ビット出力電流のオン／オフに影響されない回路となる。 このことにより、例えば１６ビット出力の場合、従来は定電流駆動回路ブロックを複数用いていたものが、本発明により単数ブロック化でき、使用素子数が減少し、この点でも集積回路面積的に有利となる。 また上記単数ブロック化することにより、定電流出力回路のビット間ばらつき精度も大幅に向上する。
【図１】本発明の一実施例を示す回路図。
【図２】同回路の概略的パターン配置図。
【図３】従来の定電流駆動回路図。
【図４】同回路の概略的パターン配置図。
１１−１〜１１−ｎ…定電流出力回路、１２…定電流源、１３、３１…カレントミラー回路、１４１…定電流駆動回路、Ｑ１〜Ｑ３、Ｑ１３、Ｑ２１…ＰＮＰトランジスタ、Ｑ５、Ｑ６、Ｑ１１、Ｑ１２、Ｑ４１、Ｑ４２
…ＮＰＮトランジスタ、ＭＰ１、ＭＰ２…ＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２…ＮＭＯＳトランジスタ、Ｖ
ＤＤ…電源、ＧＮＤ…接地、ＩＮ１〜ＩＮｎ…制御入力端子、ＯＵＴ１〜ＯＵＴｎ…定電流端子。
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