技术领域
[0001] 本
发明涉及
半导体制造技术领域，尤其涉及一种电荷捕获型非易失存储器及其制作方法。
背景技术
[0002] 典型的电荷捕获型非易失存储器是一种2T(2Transistor)结构，由控制栅和选择栅两个栅极组成。其中，控制栅底部为
氧化
硅-氮化硅-氧化硅(ONO)层，选择栅底部为栅氧化层，且所述控制栅和所述选择栅通过一步
刻蚀同时形成。请参阅图18～图24，图18～图24为现有SONOS的制作工艺
流程图。以SONOS为例，其简化形成过程如下：
[0003] 执行步骤S21：提供一种包含选择栅区域21和控制栅区域22的半导体基底20，该半导体基底20上
覆盖有前序工艺所需的氧化硅层23，且所述选择栅区域21已经过
离子阱注入。
[0004] 执行步骤S22：
光刻胶涂布显影，露出控制栅区域22，通过刻蚀去除控制栅区域22的氧化硅层23，同时进行控制栅区域22的离子阱注入。
[0005] 执行步骤S23：进行ONO层24沉积。
[0006] 执行步骤S24：光刻胶涂布显影，露出选择栅区域21，分别进行干法和湿法刻蚀，以去除选择栅区域21的ONO层24和氧化硅层23。
[0007] 执行步骤S25：栅氧化层25沉积，以形成选择栅区域21的栅氧化层。
[0009] 执行步骤S27：光刻胶涂布显影，选择栅27和控制栅28通过一步
干法刻蚀形成。
[0010] 显然地，在步骤S24中ONO层24的刻蚀和步骤S22中氧化硅层23的刻蚀需要留有一定光刻对准窗口，因而步骤S24中ONO层24的刻蚀需要越过选择栅区域21和控制栅区域22的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约
非易失性存储器(SONOS)发展的一个关键因素。
[0011] 故针对
现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种电荷捕获型非易失存储器及其制作方法及其补偿方法。
发明内容
[0012] 本发明是针对现有技术中，现有SONOS之ONO层的刻蚀需要越过选择栅区域和控制栅区域的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约非易失性存储器发展的一个关键因素等
缺陷提供一种电荷捕获型非易失存储器。
[0013] 本发明之第二目的是针对现有技术中，现有SONOS之ONO层的刻蚀需要越过选择栅区域和控制栅区域的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约非易失性存储器发展的一个关键因素等缺陷提供一种电荷捕获型非易失存储器的制作方法。
[0014] 为实现本发明之目的，本发明提供一种电荷捕获型非易失存储器，所述电荷捕获型非易失存储器之存储区与外界区的边界区处无环形冗余结构。
[0015] 可选地，所述电荷捕获型非易失存储器之选择栅和外围区栅极同时沉积、刻蚀形成。
[0016] 可选地，所述电荷捕获型非易失存储器通过自对准方法形成侧墙型选择栅。
[0017] 可选地，所述电荷捕获型非易失存储器之选择栅的高度高于控制栅的高度。
[0018] 可选地，所述选择栅的高度大于所述控制栅的高度至少300埃。
[0019] 可选地，所述选择栅和控制栅的至少顶部部分区域形成金属硅化物。
[0020] 为实现本发明之又一目的，本发明提供一种电荷捕获型非易失存储器的制作方法，所述电荷捕获型非易失存储器的制作方法，包括：
[0021] 执行步骤S1：在经过深阱注入的硅基衬底上依次进行预清洗、ONO层沉积、第一多晶硅沉积、硬掩
模版氧化硅层沉积、多晶硅
离子注入、预清洗、硬掩模板氮化硅层沉积；
[0022] 执行步骤S2：第一光刻胶涂布显影，仅覆盖存储区处用于形成控制栅的顶部区域；
[0023] 执行步骤S3：存储区的第一多晶硅经过干法刻蚀后形成存储区的控制栅，外围
电路区的第一多晶硅同时被刻蚀去除，且刻蚀终止于所述ONO层的第二氧化物层，并通过氧化工艺在所述控制栅
侧壁形成再氧化层；
[0024] 执行步骤S4：氧化物各向同性刻蚀终止于ONO层的氮化物层；
[0025] 执行步骤S5：第二光刻胶涂布显影，所述第二光刻胶覆盖外围低压器件区、外围高压器件区和边界区，并进行离子注入；
[0026] 执行步骤S6：去除所述第二光刻胶后，通过湿法刻蚀分别去除有源区ONO层的氮化物层和第一氧化物层。
[0027] 执行步骤S7：经过预清洗后，进行第一厚栅氧化层沉积；
[0028] 执行步骤S8：第三光刻胶涂布显影露出外围低压器件区，通过湿法刻蚀去除外围低压器件区的第一厚栅氧化层；
[0029] 执行步骤S9：去除第三光刻胶后，进行薄栅氧化层沉积，最终在所述外围低压器件区形成薄栅氧化层，外围高压器件区形成第二厚栅氧化层，存储区之非控制栅区域形成第二厚栅氧化层；
[0030] 执行步骤S10：第二多晶硅沉积，所述第二多晶硅同时覆盖存储区、外围低压器件区、外围高压器件区和边界区，以用于形成存储区的选择栅和外围区的栅极。
[0031] 执行步骤S11：第四光刻胶涂布显影，覆盖P型晶体管区域，进行N型离子注入
退火；
[0032] 执行步骤S12：去除所述第四光刻胶，重新进行第五光刻胶涂布显影，所述第五光刻胶覆盖外围区用于形成栅极的第二多晶硅之顶部；
[0033] 执行步骤S13：第二多晶硅刻蚀，同时形成存储区的侧墙型选择栅和外围区的栅极，经湿法刻蚀去除控制栅顶部的硬掩模版氮化硅层；
[0034] 执行步骤S14：第五光刻胶涂布显影，所述第五光刻胶边界设置在所述控制栅之硬掩模版氧化硅层的顶部；
[0035] 执行步骤S15：刻蚀去除控制栅之间的多晶硅，随后去除第五光刻胶，以形成存储区的控制栅、选择栅和外围区的栅极；
[0036] 执行步骤S16：通过栅极侧墙沉积、栅极侧墙刻蚀工艺，形成栅极侧墙；
[0037] 执行步骤S17：在所述选择栅、控制栅顶部、外围电路栅极顶部和有源区形成金属硅化物。
[0038] 可选地，所述电荷捕获型非易失存储器之选择栅和外围区栅极同时沉积、刻蚀形成。
[0039] 可选地，所述电荷捕获型非易失存储器通过自对准方法形成侧墙型选择栅。
[0040] 可选地，形成所述侧墙型选择栅时，所述控制栅顶部覆盖有硬掩模版。
[0041] 可选地，所述硬掩模版至少含有氮化硅层。
[0042] 可选地，所述氮化硅层在所述选择栅刻蚀后和所述控制栅一侧多晶硅刻蚀前去除。
[0043] 可选地，所述硅基衬底上沉积的第一多晶硅的厚度为1000～1500埃，硬掩模版氧化硅层的厚度小于250埃，硬掩模版氮化硅层的厚度为500～1000埃。
[0044] 综上所述，本发明电荷捕获型非易失存储器通过自对准的方法形成侧墙型选择栅，有效的减小了选择栅和控制栅之间的距离，从而达到进一步缩小存储单元尺寸的目的；同时，通过沉积控制栅硬掩模版的方法增加控制栅高度，从而形成侧墙型的选择栅，通过硬掩模版的去除在栅极顶部形成金属硅化物，从而有效降低栅极
电阻，同时达到选择栅高度高于控制栅的效果，有效防止选择栅和控制栅顶部的金属硅化物短接。
附图说明
[0045] 图1～图17所示为本发明电荷捕获型非易失存储器的制作流程图。
[0046] 图18～图24为现有SONOS的制作工艺流程图。
具体实施方式
[0047] 为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合
实施例并配合附图予以详细说明。
[0048] 请参阅图1～图17，图1～图17所示为本发明电荷捕获型非易失存储器的制作流程图。所述电荷捕获型非易失存储器的制作方法，包括：
[0049] 执行步骤S1：在经过深阱注入的硅基衬底100上依次进行预清洗、ONO层101沉积、第一多晶硅102a沉积、硬掩模版氧化硅层103沉积、多晶硅离子注入、预清洗、硬掩模板氮化硅层104沉积。
[0050] 其中，所述ONO层101进一步包括在所述硅基衬底100上呈层叠设置，依次
自下而上的第一氧化物层101a、氮化物层101b、第二氧化物层101c。所述硅基衬底100之有源区进一步分为存储区100a、外围低压器件区100b、外围高压器件区101c，以及位于存储区100a和所述外围器件区之间的边界区100d。
[0051] 同时，为了便于本发明的简要描述，所述外围低压器件区100b、外围高压器件区101c，以及位于存储区100a和所述外围器件区之间的边界区100d相对于所述存储区100a亦称为外围区。
[0052] 执行步骤S2：第一光刻胶105a涂布显影，仅覆盖存储区100a处用于形成控制栅的顶部区域；
[0053] 执行步骤S3：存储区100a的第一多晶硅102a经过干法刻蚀后形成存储区100a的控制栅106，外围电路区的第一多晶硅102a同时被刻蚀去除，且刻蚀终止于所述ONO层101的第二氧化物层101c，并通过氧化工艺在所述控制栅106侧壁形成再氧化层107。明显地，有源区由于受氮化物层的阻挡可以有效防止被氧化。
[0054] 执行步骤S4：氧化物各向同性刻蚀终止于ONO层101的氮化物层101b。
[0055] 执行步骤S5：第二光刻胶105b涂布显影，所述第二光刻胶105b覆盖外围低压器件区100b、外围高压器件区100c和边界区100d，并进行离子注入。
[0056] 显然地，覆盖于所述外围低压器件区100b、外围高压器件区100c和边界区100d的第二光刻胶105b和所述控制栅106顶部的硬掩模版氧化硅层103和硬掩模版氮化硅104可有效阻挡所述离子注入，从而使有效离子注入区域仅限于所述存储区100a的非控制栅区域。
[0057] 作为本领域技术人员，容易理解地，所述离子注入用以形成选择栅
沟道，在将所述离子注入工艺置于此处时可减少ONO层101生长所产生的热效应对离子注入的影响。然而，所述离子注入之工艺步骤可按需求进行顺序改变，并非限于此，不应视为对本发明技术方案的限制。
[0058] 执行步骤S6：去除所述第二光刻胶105b后，通过湿法刻蚀分别去除有源区ONO层101的氮化物层101b和第一氧化物层101a。
[0059] 执行步骤S7：经过预清洗后，进行第一厚栅氧化层108a沉积；
[0060] 执行步骤S8：第三光刻胶105c涂布显影露出外围低压器件区100b，通过湿法刻蚀去除外围低压器件区100b的第一厚栅氧化层108a；
[0061] 执行步骤S9：去除第三光刻胶105c后，进行薄栅氧化层沉积，最终在所述外围低压器件区100b形成薄栅氧化层109，外围高压器件区100c形成第二厚栅氧化层108b，存储区100a之非控制栅区域形成第二厚栅氧化层108b。显然地，在所述存储区100a之非控制栅区域亦可根据工艺需求形成薄栅氧化层。
[0062] 执行步骤S10：第二多晶硅102b沉积，所述第二多晶硅102b同时覆盖存储区100a、外围低压器件区100b、外围高压器件区100c和边界区100d，以用于形成存储区100a的选择栅和外围区的栅极。
[0063] 执行步骤S11：第四光刻胶105d涂布显影，覆盖P型晶体管区域，进行N型离子注入退火，以抑制多晶硅耗尽效应，减小栅氧化层电性厚度。明显地，在本领域中亦可根据工艺需要选择是否执行所述步骤。
[0064] 执行步骤S12：去除所述第四光刻胶105d，重新进行第五光刻胶105e涂布显影，所述第五光刻胶105e覆盖外围区用于形成栅极的第二多晶硅102b之顶部。
[0065] 执行步骤S13：第二多晶硅102b刻蚀，同时形成存储区100a的侧墙型选择栅110和外围区的栅极111。明显地，进行同时沉积、刻蚀保证了本发明不会在所述边界区100d产生现有存储区常见的环形冗余结构。然后，经湿法刻蚀去除控制栅106顶部的硬掩模版氮化硅层104，并实现所述选择栅110的高度大于所述控制栅106的高度之目的。
[0066] 执行步骤S14：第五光刻胶105e涂布显影，所述第五光刻胶105e边界设置在所述控制栅106之硬掩模版氧化硅层103的顶部。
[0067] 执行步骤S15：刻蚀去除控制栅106之间的多晶硅，随后去除第五光刻胶105e，以形成存储区100a的控制栅106、选择栅110和外围区的栅极111。
[0068] 执行步骤S16：通过栅极侧墙沉积、栅极侧墙刻蚀工艺，形成栅极侧墙112。
[0069] 执行步骤S17：在所述选择栅110、控制栅106顶部、栅极111顶部和有源区形成金属硅化物113。显然地，由于选择栅110的高度大于控制栅106的高度，则所述选择栅110之栅极侧墙112有效的防止了位于所述控制栅106顶部和所述选择栅110顶部的金属硅化物113短接。
[0070] 作为本领域技术人员，容易知晓地，在本发明中形成所述侧墙型选择栅110时，所述控制栅106顶部覆盖有硬掩模版。所述硬掩模版至少含有氮化硅层。且，所述氮化硅层在所述选择栅刻蚀后和所述控制栅一侧多晶硅刻蚀前去除。
[0071] 请继续参阅图1～图17，显然地，本发明提供一种电荷捕获型非易失存储器1，所述电荷捕获型非易失存储器1之选择栅110和外围区栅极111同时沉积、刻蚀形成，因而在存储区100a与外界区的边界区100d处无环形冗余结构。所述电荷捕获型非易失存储器1通过自对准方法形成侧墙型选择栅110。所述电荷捕获型非易失存储器1之选择栅110的高度高于控制栅106的高度。
[0072] 更具体地，所述选择栅110的高度大于所述控制栅106的高度至少300埃，以便形成所述选择栅110的栅极侧墙112，且所述栅极侧墙112设置在所述控制栅106之顶部的非完整区域，可有效防止选择栅110和控制栅106通过金属硅化物113造成短接。其中，所述金属硅化物113至少形成在所述选择栅110和控制栅106的顶部部分区域。
[0073] 作为本发明之具体实施方式，非限制性地，所述硅基衬底100上沉积的所述第一多晶硅102a的厚度为1000～1500埃，所述硬掩模版氧化硅层103的厚度为小于250埃，所述硬掩模版氮化硅层104的厚度为500～1000埃。
[0074] 综上所述，本发明电荷捕获型非易失存储器通过自对准的方法形成侧墙型选择栅，有效的减小了选择栅和控制栅之间的距离，从而达到进一步缩小存储单元尺寸的目的；在缩小尺寸的过程中，外围电路栅极和存储区选择栅同时沉积刻蚀而成，工艺简单，不会带来额外的环状冗余结构。同时，通过沉积控制栅硬掩模版的方法增加控制栅高度，从而形成侧墙型的选择栅，通过硬掩模版的去除在栅极顶部形成金属硅化物，从而有效降低栅极电阻，同时达到选择栅高度高于控制栅的效果，有效防止选择栅和控制栅顶部的金属硅化物短接。
[0075] 本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种
修改和变型。因而，如果任何修改或变型落入所附
权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
