技术领域
[0001] 本
发明涉及
存储器技术领域，尤其涉及一种检测件和晶圆。
背景技术
[0002] 在
半导体存储装置中，电可擦可编程
只读存储器（Electrically Erasable Programmable Read-Only Memory，EEPROM)是一种易失性存储器，且属于可擦除可编程只读存储器。EEPROM具有可针对整个存储区
块进行快速擦除的优点。因此，EEPROM已广泛运用于各类
电子产品中，例如：
数码相机等。
[0003] EEPROM可以分为分栅结构、堆叠结构或两者组合的结构。其中，分栅结构的EEPROM由于具有较高的编程效率、可避免过擦除等的优点，应用尤为广泛。
[0004] 参考图1，示出了
现有技术一种分栅结构EEPROM的示意图。所述EEPROM包括：
[0005] 衬底10；
[0006] 位于衬底10中的掺杂区（图未示）；
[0007] 位于衬底10上的栅极介质层11；
[0008] 位于栅极介质层11上的
浮栅多晶
硅层12；
[0009] 分别位于浮栅
多晶硅层12两侧的第一多晶硅栅极13和第二多晶硅栅极14。
[0010] 其中，浮栅多晶硅层12及其下方的栅极介质层11构成浮栅，所述浮栅的充电和放电实现信息的写入和擦除。而所述第一多晶硅栅极13和第二多晶硅栅极14分别起到选择栅和控制栅的作用。
[0011] 在实际EEPROM的制造工艺中，在完成EEPROM的制造之后会对存储器进行性能检测，通过性能检测的器件为合格产品。
[0012] 然而，EEPROM中存在漏电问题，现有技术的性能检测方法无法实现对所述漏电问题的检测，从而造成了不合格产品的漏检。更多的关于EEPROM结构的技术方案可参考公告号为CN101030581B的中国
专利。但是所述中国专利也没有解决上述技术问题。
发明内容
[0013] 本发明解决的问题是提供一种检测件和晶圆，以减小漏检漏
电流产品的几率，从而提高检测
精度。
[0014] 为解决上述问题，本发明提供一种检测件，设置于包括器件区和检测区的晶圆上，所述器件区用于形成半导体器件，所述半导体器件包括位于衬底上的第一栅极和第二栅极；所述检测件位于所述检测区，用于对所述半导体器件进行检测，包括：检测有源区，所述检测有源区与所述半导体器件相对应；第一检测栅极，位于所述检测有源区上，与所述第一栅极相对应；第二检测栅极，位于所述检测有源区上，与所述第二栅极相对应；第一检测
连接线，与所述第一检测栅极相连；第二检测连接线，与所述第二检测栅极相连。
[0015] 可选地，所述半导体器件为电可擦可编程只读存储器。
[0016] 可选地，所述检测区包括阵列排布的检测有源区。
[0017] 可选地，所述检测有源区的尺寸在0.6μm×0.6μm～1.5μm×1.5μm的范围内。
[0018] 可选地，第一检测栅极和第二检测栅极平行设置，设置于位于同一列的所述检测有源区上。
[0019] 可选地，所述第一检测栅极和第二检测栅极的宽度在0.11μm～0.15μm的范围内。
[0020] 可选地，所述第一检测栅极和第二检测栅极之间的距离小于所述第一栅极和第二栅极之间的距离。
[0021] 可选地，所述第一检测栅极和第二检测栅极之间的距离在0.16μm～0.18μm的范围内。
[0022] 可选地，所述第一检测连接线与设置于各列检测有源区上的第一检测栅极均相连，所述第二检测连接线与设置于各列检测有源区上的第二检测栅极均相连。
[0023] 相应地，本发明还提供一种包括所述检测件的晶圆。
[0024] 与现有技术相比，本发明的技术方案具有以下优点：
[0025] 检测有源区与所述半导体器件相对应，第一检测栅极与所述第一栅极相对应，第二检测栅极，与所述第二栅极相对应；基于同样的工艺同步形成所述第一检测栅极和所述第一栅极，基于同样的工艺同步形成所述第二检测栅极和所述第二栅极，器件区因为制造工艺而引起的半导体器件的第一栅极和第二栅极之间电连接的问题，在检测区的第一检测栅极和第二检测栅极之间也同样会出现电连接的问题，可以通过第一检测连接线与第二检测连接线之间
电阻、电流等表征电连接的参数，对半导体器件是否存在漏电进行检测，以减小
漏电流产品的漏检几率。
附图说明
[0026] 图1是现有技术一种EEPROM的结构示意图；
[0027] 图2是本发明一种检测件一
实施例的示意图；
[0028] 图3是图2所示检测件实施例的放大图；
[0029] 图4至图6是图2所示EEPROM制造工艺
流程图。
具体实施方式
[0030] 通过测试发现，所述漏电问题由半导体器件中相邻栅极的电连接造成。
[0031] 为了检测所述漏电问题，本发明提供一种检测件，设置于包括器件区和检测区的晶圆上，所述器件区用于形成半导体器件，所述半导体器件包括位于衬底上的第一栅极和第二栅极；所述检测件位于所述检测区，用于对所述半导体器件进行检测，包括：检测有源区，所述检测有源区与所述半导体器件相对应；第一检测栅极，位于所述检测有源区上，与所述第一栅极相对应；第二检测栅极，位于所述检测有源区上，与所述第二栅极相对应；第一检测连接线，与所述第一检测栅极相连；第二检测连接线，与所述第二检测栅极相连。
[0032] 此处，所述检测有源区与所述半导体器件相对应，指的是，所述检测有源区与所述半导体器件在形成第一栅极和第二栅极之前采用同样的工艺同步形成。
[0033] 第一检测栅极与所述第一栅极相对应指的是，所述第一检测栅极与所述第一栅极用同样的工艺同步形成。
[0034] 第二检测栅极与所述第二栅极相对应指的是，所述第二检测栅极与所述第二栅极用同样的工艺同步形成。
[0035] 由于采用同样的工艺同步形成，器件区因制造工艺而引起的半导体器件的第一栅极和第二栅极之间电连接的问题，在检测区的第一检测栅极和第二检测栅极之间的电连接也同样会出现，进而可以通过第一检测连接线与第二检测连接线之间电阻、电流等表征电连接的参数，对半导体器件是否存在漏电进行检测。从而减小了漏电流产品漏检的几率，提高了检测精度。
[0036] 参考图2和图3，分别示出了本发明检测件一实施例的示意图和放大图。
[0037] 晶圆200包括器件区201和检测区202。
[0038] 器件区201，用于形成具有特定功能的半导体器件。本实施例中，所述器件区201包括多个阵列排布的EEPROM2011，用于实现存储的功能。
[0039] 所述EEPROM2011包括衬底，位于衬底的掺杂区；位于衬底上的栅极介质层；位于栅极介质层上的浮栅多晶硅层；位于浮栅多晶硅层两侧的第一栅多晶硅极和第二多晶硅栅极。其中，浮栅多晶硅层及其下方的栅极介质层构成浮栅，所述浮栅的充电和放电实现EEPROM2011信息的写入和擦除，从而实现信息存储。而所述第一多晶硅栅极和第二多晶硅栅极分别起到选择栅和控制栅的作用。
[0040] 检测区202，用于形成检测件2021。所述检测件2021用于对所述第一多晶硅栅极和第二多晶硅栅极之间可能出现的漏电问题进行检测。
[0041] 所述检测件2021包括多个阵列排布的检测有源区205。需要说明的是，图3以三行四列的阵列排布的检测件2021为例进行说明，不应以此限制本发明。
[0042] 检测有源区205采用与所述EEPROM2011形成第一多晶硅栅极和第二多晶硅栅极之前同样的工艺、同步形成。
[0043] 所述检测件2021还包括：位于同列检测有源区205上的第一检测栅极203和第二检测栅极204，与所述第一检测栅极203相连第一检测连接线206，与所述第二检测栅极204相连的第二检测连接线207。
[0044] 所述第一检测栅极203与EEPROM2021的第一栅极采用同样的工艺同步形成。所述第二检测栅极204与EEPROM2021的第二栅极采用同样的工艺同步形成。
[0045] 具体地，结合参考图4至图6示意出的EEPROM制造工艺流程图说明本发明检测件的检测原理。需要说明的是，为了使附图更加清楚和简洁，此处仅示意了EEPROM制造工艺部分步骤的示意图。
[0046] 如图4所示，在衬底100上形成隔离结构101，位于隔离结构101之间的区域为用于形成EEPROM的有源区（Active Area）。所述EEPROM包括衬底100，依次位于衬底100上的栅极介质层105、浮栅多晶硅层104以及氮化硅层102，所述氮化硅层102作为第一硬掩模层。
[0047] 由于所述隔离结构101凸出于所述浮栅多晶硅层104的表面，所述氮化硅层102
覆盖所述隔离结构101时，在隔离结构101上方形成突起部106。
[0048] 位于突起部106之间的材料较难去除，因此，在突起部106之间形成多晶硅剩余层103。
[0049] 如图5所示，在通过氮化硅层102为掩模图形化所述浮栅多晶硅层104，以形成浮栅109之后，通过湿法蚀刻去除所述氮化硅层102。
[0050] 由于所述多晶硅剩余层103的存在，位于浮栅109上方的氮化硅层102较难被去除，从而在浮栅109上方形成氮化硅剩余层110。
[0051] 之后在浮栅109以及氮化硅剩余层110上覆盖多晶硅层108和氮
氧化硅层107，所述氮氧化硅层107作为第二硬掩模层。
[0052] 类似地，按照上述EEPROM同样的工艺和步骤，在检测区202上形成检测有源区205。
[0053] 需要说明的是，如果检测有源区205之间的距离过小，工艺难以实现；如果检测有源区205之间的距离过大，影响器件的集成性。因此，可选地，所述检测有源区205之间的距离在0.3μm～0.5μm的范围内。
[0054] 如果检测有源区205的尺寸过小，增加工艺难度，如果检测有源区205的尺寸过大，占用晶圆过多面积，造成浪费。因此，可选地，所述有源区205的尺寸位于0.6μm×0.6μm～1.5μm×1.5μm的范围内。
[0055] 结合参考图6，以氮氧化硅层107为掩模图形化所述多晶硅层108，以形成第一栅极113和第二栅极114。
[0056] 在器件区201的EEPROM中，若所述氮化硅剩余层110存在，位于第一栅极113与氮化硅剩余层110之间的多晶硅材料不能完全去除，位于所述第二栅极114与所述氮化硅剩余层110之间的多晶硅材料也不能完全去除，所述第一栅极113与所述第二栅极114之间通过残留的多晶硅材料实现电连接，从而造成漏电问题的发生。
[0057] 类似地，在检测区202采用同样的工艺同步形成第一检测栅极203和第二检测栅极204。如果器件区201由于残留多晶硅材料存在而引起第一栅极113与所述第二栅极114电连接的问题，相应地，由于工艺相同，第一检测栅极203和第二检测栅极204之间也存在电连接的问题。
[0058] 通过第一检测连接线206和第二检测连接线207可以测量到第一检测栅极203和第二检测栅极204之间的电阻或电流的变化。
[0059] 具体地，与第一检测栅极203和第二检测栅极204之间未电连接相比，如果通过第一检测连接线206和第二检测连接线207测量的电阻较小（或者电流较大），则表示第一检测栅极203和第二检测栅极204之间存在电连接，相应地，器件区201的第一栅极113和第二栅极114之间存在电连接，表示器件区201的EEPROM存在漏电问题。
[0060] 具体地，与第一栅极113和第二栅极114的尺寸类似地，所述第一检测栅极203和第二检测栅极204的宽度在0.11μm～0.15μm的范围内。
[0061] 需要说明的是，检测区202中第一检测
电极203和第二检测栅极204之间的间距可以小于所述第一栅极113和第二栅极114之间的间距。
[0062] 这样，相同的工艺条件下，检测区202的第一检测电极203和第二检测栅极204之间更容易发生电连接，从而被第一检测连接线206和第二检测连接线207探测到。也就是说，检测区工艺条件比器件区的工艺条件更严格，可以更好地检测出不合格产品，防止不合格产品发往客户而造成的严重后果。
[0063] 可选地，所述第一检测栅极203和第二检测栅极204之间的距离在0.16μm～0.18μm的范围内。
[0064] 请继续参考图3，本实施例中，所述第一检测连接线206与设置于各列检测有源区205上的第一检测栅极203均相连，所述第二检测连接线207与设置于各列检测有源区205上的第二检测栅极204均相连。
[0065] 这样，有源区205上任一第一检测栅极203与其对应第二检测栅极204的电连接时，均可被第一检测连接线206和第二检测连接线207检测出。
[0066] 但是，本发明对此不做限制，在其他实施例中，还可以设置多条第一检测连接线206分别与各列有源区205的第一检测栅极203对应相连，或者设置多条第二检测连接线207分别与各列有源区205的第二检测栅极204对应相连。
[0067] 需要说明的是，在上述实施例中，器件区以形成EEPROM为例进行说明，但是本发明对此不作限制，在其他实施例中，器件区还可以形成其他具有相邻第一栅极和第二栅极的器件，采用本发明在检测区形成的检测件也可以进行漏电问题的检测。本领域技术人员可根据上述实施例进行相应地
修改、
变形和替换。
[0068] 相应地，本发明还提供一种包括所述检测件的晶圆。所述晶圆可以减小漏检漏电流产品的几率。
[0069] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以
权利要求所限定的范围为准。
