利用具有4X内插器的可调数字滤波器的超声波检测测量系统
阅读：520发布：2024-01-05
专利汇可以提供利用具有4X内插器的可调数字滤波器的超声波检测测量系统专利检索，专利查询，专利分析的服务。并且超 声波 检查系统利用具有4X内插的可调数字 滤波器 。系统被用于扫描要被检测的物体，并包括发射/接收装置，以生成检测 信号 并接收回波信号。 信号处理 电路 利用一个或更多 模数转换 器 来处理回波信号，以将回波信号的模拟版本转换为被存储在 存储器 中的流数字数据形式的数字回波信号。数据被以第一 数据速率 存储，并被以较慢的第二数据速率读出。均值 抽取 器接收并处理来自存储器的数据，并将其提供给IIR滤波器，并接下来提供给FIR滤波器，最终提供给矩形窗滤波器以对其影响处理，将 感知 的数据 分辨率 提高给定的因子，优选地为因子4。，下面是利用具有4X内插器的可调数字滤波器的超声波检测测量系统专利的具体信息内容。
1.一种用于扫描要被检测的物体的超声波探测系统，该系统包括：
发射和接收装置，用于生成检测信号并接收响应的回波信号；
换能器，其将检测信号转换为超声波信号，将超声波信号施加到要被检测的目标物体，接收超声波回波信号，并产生用于发射和接收装置的回波信号；
信号处理电路，其与发射和接收装置耦合以用于接收和处理回波信号，该信号处理电路包括至少一个模数转换器，用于将回波信号的模拟版本转换为包括流数字数据的数字回波信号，所述流数字数据被以第一采样速率获得并与第一数据速率相关联；和数字调节器电路，包括：
第一电路部分，其被构建为接收流数字数据；
第二电路部分，其与第一电路部分耦合并被构建为以低于第一数据速率的第二数据速率来处理流数字数据，并被进一步构建为从流数字数据产生中间的具有第二采样速率的流数据；和
第三电路部分，其响应于第二电路部分而产生最终的流数字数据，所述最终的流数字数据表示回波信号并且特征在于具有以第三数据速率输出的第三采样速率，其中第三数据速率高于第一数据速率以将流数字数据的感知的数据分辨率增大预先确定的因子。
2.根据权利要求1所述的系统，其中第二采样速率低于第一采样速率。
3.根据权利要求2所述的系统，其中第一电路部分包括存储器，流数字数据能够以第一数据速率被存储在该存储器中，其中第二电路部分包括无限脉冲响应滤波器，所述无限脉冲响应滤波器处理来自存储器的数据并将输出数据提供到有限脉冲响应滤波器，以便将频率滤波函数施加给数据，并且其中，第三电路部分包括矩形窗滤波器，所述矩形窗滤波器以这样的一种方式处理从有限脉冲响应滤波器接收的数据，该方式将感知的数据分辨率增大所述预先确定的因子。
4.根据权利要求1所述的系统，其中第一电路部分包括均值抽取器，其接收流数字数据并且从该流数字数据以低于第一采样速率的采样速率提供中间的流数字数据，并且其中应用一个或更多如下内容：
(a)第二电路部分包括有限脉冲响应滤波器；
(b)第二电路部分进一步包括无限脉冲响应滤波器，用于将频率滤波函数施加到流数字数据；或者
(c)所述第二电路部分包括抽取有限脉冲响应滤波器。
5.根据权利要求1所述的系统，包括均值抽取器和存储器，并且其中第一电路部分被配置为均值抽取器或存储器，并且其中应用一个或更多如下内容：
(a)第二电路部分包括有限脉冲响应滤波器、无限脉冲响应滤波器，以及抽取有限脉冲响应滤波器；和
(b)第三电路部分包括矩形窗滤波器，所述矩形窗滤波器以这样的一种方式处理从第二电路部分接收的数据，该方式将感知的数据分辨率增大所述预先确定的因子。
6.根据权利要求3所述的系统，其中预先确定的因子等于4，和/或
第二数据速率是第一数据速率的四分之一；和/或
其中有限脉冲响应滤波器被设置为提供频率选择性响应，所述频率选择性响应提供-6dB低通滤波点并确定第三数据速率，其中所述低通滤波点比施加到其上的滤波器时钟低10％。
7.根据权利要求3所述的系统，进一步包括如下内容的一个或更多：
被耦合到存储器的均值抽取器，用于减少被提供给无限脉冲响应滤波器的数据采样的数目；
使用户能够通过提供操作者可设置值来为有限脉冲响应滤波器设置带通响应的输入电路；和
其中有限脉冲响应滤波器和无限脉冲响应滤波器同步操作；
用于以其原始数据速率的四分之一来重放来自存储器的采样数据并处理已经被存储在存储器中的数据、以实现为原始数据速率四倍之高的数据速率的装置；
其中有限脉冲响应滤波器是具有32个系数的对称32抽头MAC滤波器，其仅仅基于与不多于16个的数字硬件乘法器一起使用的16个值；
使操作者能够从大量-6dB低通滤波频率点中选择的装置；
其中无限脉冲响应滤波器利用五个无限脉冲响应滤波器系数，所述滤波器系数至少部分地参照-3dB截止校正因子、期望的-3dB截止频率 和经校正的-3dB截止频率来计算；
其中有限脉冲响应滤波器可以由用户编程，为低通或带通滤波器函数指定-6dB滚降点；
其中矩形窗滤波器被构建为产生由矩形窗滤波器接收的数据的可变深度的滑动平均。
8.根据权利要求1所述的系统，其中系统包括超声波检测仪器或涡流检测仪器。
9.根据权利要求1所述的系统，其中第一电路部分中的数据被以触发模式接收。
10.根据权利要求9所述的系统，其中该触发模式是周期性的。
11.根据权利要求3所述的系统，包括：
第一电路部分包括均值抽取器，其被耦合在数字调节器电路的至少一个模数转换器和存储器之间，用于在其存储在存储器中之前处理流数字数据；
位于均值抽取器和存储器之间的第一选择电路，用于能够选择性地将从至少一个模数转换器提供的流数字数据或均值抽取器的输出提供给该存储器；
被耦合在存储器和有限脉冲响应滤波器之间的第二选择电路，用于使得能够选择性地旁路无限脉冲响应滤波器；
被耦合在第一选择电路和有限脉冲响应滤波器之间的抽取有限脉冲响应滤波器；
被耦合在抽取有限脉冲响应滤波器和有限脉冲响应滤波器之间的第三选择电路；
其中有限脉冲响应滤波器被构建为动态切换其系数；以及
其中数字调节器电路在多种可选操作模式下可操作。
12.根据权利要求11所述的系统，其中可选操作模式包括：
a.0.2到1.2MHz的超低频窄带模式；
b.1.7到2.6MHz、2.8到4MHz和4.4到6.6MHz的超低频窄带模式；
c.0.5到4MHz的低频窄带模式；
d.0到4MHz和8到12MHz的低频窄带模式；
e.1.5到8.5MHz的中频带模式；和
f.0.2到20MHz、2到21.5MHz、2到26MHz和8到25MHz的高频宽 带模式。
13.一种用于扫描要被检测的物体的超声波探测系统，该系统包括：
发射和接收装置，用于生成检测信号并接收响应的回波信号；
换能器，其将检测信号转换为超声波信号，将超声波信号施加到要被检测的目标物体，接收超声波回波信号，并产生用于发射和接收装置的回波信号；
信号处理电路，其与发射和接收装置耦合以用于接收和处理回波信号，该信号处理电路包括至少一个模数转换器，用于以采样时钟速率将回波信号的模拟版本转换为包括流数字数据的数字回波信号，其中所述流数字数据被以第一采样速率获得并与第一数据速率相关联；和
数字调节器电路，包括：
存储器，在其中流数据被接收；
无限脉冲响应滤波器，所述无限脉冲响应滤波器处理来源于存储器的数据，和有限脉冲响应滤波器，所述有限脉冲响应滤波器接收来源于无限脉冲响应滤波器的输出并将带通函数施加到接收的数据；
采样速率调节器，其被插入在无限脉冲响应滤波器和有限脉冲响应滤波器之间，其调节用于有限脉冲响应滤波器的采样速率；和
第三电路部分，其响应于有限脉冲响应滤波器而产生最终的流数字数据，所述最终的流数字数据表示回波信号并且特征在于具有以第三数据速率输出的第三采样速率，其中第三数据速率高于第一数据速率以将流数字数据的感知的数据分辨率增大预先确定的因子。
14.根据权利要求13所述的系统，进一步包括输出速率调节器，用于处理由有限脉冲响应滤波器输出的数据。
15.根据权利要求14所述的系统，进一步包括通过累加器和数据表操作的采样速率调节参数，用于为采样速率调节器产生相乘系数。
16.根据权利要求14所述的系统，其中采样速率调节器包括多个将从无限脉冲响应滤波器获得的数据相乘的乘法器，和接收乘法器的输出的求和器。
17.根据权利要求14所述的系统，进一步包括流控制逻辑，所述流控制逻辑协同采样速率调节器工作并为采样速率调节器指定流处理。
18.根据权利要求13所述的系统，其中正在有限脉冲响应滤波器中处理的数据点的数目超出从无限脉冲响应滤波器获得的数据点的数目所述预先确定的因子。
利用具有4X内插器的可调数字滤波器的超声波检测测量
系统
[0001] 对相关申请的交叉引用
[0002] 本申请要求享有于2005年10月14日提交的，名称为ULTRASONICFAULT DETECTION SYSTEM USING A HIGH DYNAMIC RANGE ANALOG TODIGITAL CONVERSION SYSTEM的序列号为60/726,798的美国临时专利申请，和于2005年10月14日提交的，名称为ULTRASONIC DETECTIONMEASUREMENT SYSTEM USING A TUNABLE DIGITAL FILTER WITH 4XINTERPOLATOR的序列号为60/726,776的美国临时专利申请，以及于2005年10月14日提交的，名称为DIGITAL TIME VARIABLE AMPLIFIERFOR NON-DETRUCTIVE TEST INSTRUMENT的序列号为60/726,575的美国临时专利申请的利益和优先权，在这里将它们的全部公开在此引入作为参考。
背景技术
[0003] 本发明涉及用于通过向目标物体发射超声波脉冲，并分析探测到的来自该目标物体的回波信号，来探测物体或材料中，例如在如航班机翼的这种关键结构中的内部结构缺陷的超声波探测和测量系统。本发明的系统和方法还总体涉及用于诸如腐蚀测量、厚度测量等应用的系统。更特殊地，本发明涉及具有4X内插器的可调数字滤波器，其已经适应用于这种系统。
[0004] 现有技术中的超声波探伤仪以诸如本直接受让人的(instantassignee’s)Epoch4 Plus产品的产品作为示例。可从通用电气获得的竞争性产品称为USM 35X、USN 58L和USN 60探伤系统。总得来说，现有技术的超声波探伤仪利用高度复杂的模拟前端，所述模拟前端包括很多部分，该部分在校准、可靠性、准备时间、结果的一致性和对特殊应用和设置的优化等方面存在特别难以解决的问题。
[0005] 通常的现有技术的超声波探伤仪包括换能器，其相对于要被检测的物体放置并且与大量模拟电路协同工作，所述模拟电路诸如增益校准器、前置放大器和衰减器、可变增益放大器，以及在很多不同频带上操作并需要仔细校准和维护的高通和低通模拟滤波器。 [0006] 结果，当前的探伤仪给这种设备的设计者和用户带来一大堆问题，由于它们复杂，这些问题影响了它们的故障查找和维修。这些问题包括诸如，将由变化的换能器看到的输入阻抗与被切换到以及切换出信号路径的不同增益放大器进行匹配的问题。这就对频率响应造成不期望的影响，并引起各种增益非线性。这就造成当模拟电路被切换到和切换出信号路径时的校准问题。
[0007] 现有探伤仪的另一个问题可归因于它们的后壁衰减性能，所述性能影响到对非常靠近于正在检测的物体后壁的缺陷进行探测的能力。这一问题对时变增益函数来说造成特别的问题，所述时变增益函数在现有技术的装置中具有有限的增益范围和增益变化率。 [0008] 另一现有技术的缺点由模拟电路被耦合的方式引起，这导致为了将信号水平呈现给与转换器的满幅标度(full amplitude scale)匹配的转换器，信号路径中的每个放大器具有不同的DC偏移误差，其中为了保持在模数转换器中点的输入信号被使用，所述DC偏移误差必须归零(nulled)。因此，现有技术中的值差缩减(error nulling)过程是不可靠的，特别是在高增益时，由于噪声导致DC基线测量不精确，使得该过程不可靠。 [0009] 由于需要利用所用仪器的整个动态范围，现有探伤仪前端的密集模拟实现造成进一步的问题，其产生各种增益线性校准的问题。
[0010] 现有技术中的超声波检查设备在美国专利No.5,671,154中有所描述，其提供了用于本发明设备和方法的背景信息。可调数字滤波器配置在US专利6,141,672中有所描述。
发明内容
[0011] 总得来说，本发明的目的是提供用于超声波物体检查和测量的设备和方法，其避免或改善现有技术中的前述缺点。
[0012] 本发明进一步的目的是提供用更简单的电路实现的超声波检查设备和方法。 [0013] 本发明进一步的目的是提供在使用前需要较短和较简单的校准和调整过程的超声波检查设备和方法。
[0014] 本发明的另一目的是提供利用具有4X内插器的可调数字滤波器的超声波检查设备和方法。根据本发明的一个实施例，提供用于对将要检测的物体进行扫描的超声波探测系统，其中该系统包括发射和接收装置，以生成检测信号并接收响应的回波信号。提供换能器，将检测信号转换为超声波信号，将超声波信号施加到将要检测的目标物体，接收超声波回波信号并为发射和接收装置产生回波信号。用于接收和处理回波信号的与发射和接收装置相耦合的信号处理电路包括一个和更多模数转换器，用于将回波信号的模拟版本转换为以采样时钟速率的流数字数据形式的数字回波信号。
[0015] 提供存储器，其中以第一数据速率存储流数据，并且对于该存储器其可以以不同的、更低的数据速率而被读出。与存储器相耦合的均值抽取器(averaging decimator)被用于将低通滤波函数施加到数据，并且，均值抽取器的输出被提供给无限脉冲响应(IIR)滤波器，所述滤波器从均值抽取器接收数据并将输出数据提供给有限脉冲响应(FIR)滤波器，以便将带通函数施加给数据。最后，矩形窗(box car)滤波器以这样的一种方式对从FIR滤波器接收的数据进行内插，该方式将所感知的数据分辨率提高给定的因子，优选地为因子4。
[0016] 优选地，FIR滤波器被认为提供频率选择性响应，其提供6dB低通滤波器点，所述低通滤波器点大约为施加到其上的滤波器时钟的6％。时钟速率可以被设置为任意水平，并且优选地被设置为12.5MS/s到100MS/s(百万采样每秒)的范围或更多。该滤波器可被实现为MAC滤波器。
[0018] 附图说明
[0019] 图1是超声波检查设备基本配置的框图。
[0020] 图2是用于图1所示装置的基本波形图。
[0021] 图3是根据本发明超声波检查设备的数字密集实现的整体电路图。 [0022] 图4是可调数字滤波器的框图。
[0023] 图4b是数字可调滤波器的另一实施例的框图。
[0024] 图4c、4d、4e、4f、4g和4h是可以用图4b所示实施例实现的六种示例性滤波器模式的框图。
[0025] 图5是在本发明的环境下，将采样数据速率与重放数据速率相比较的图示。 [0026] 图6a是对于100MS/s的滤波器速率，比较在图4电路中的不同点上获得的波形。 [0027] 图6b是对于图6a系统的波形和数据图。
[0028] 图7a是对于50MS/s的滤波器速率，比较在图4电路中的不同点上获得的波形。 [0029] 图7b是对于图7a系统的波形和数据图。
[0030] 图8a是对于25MS/s的滤波器速率，比较在图4电路中的不同点上获得的波形。 [0031] 图8b是对于图8a系统的波形和数据图。
[0032] 图9a是对于12.5MS/s的滤波器速率，比较在图4电路中的不同点上获得的波形。 [0033] 图9b是对于图9a系统的波形和数据图。
[0034] 图10是可调数字滤波器另一实施例的框图。
[0035] 图11和12是可适用于图10实施例的波形。
[0036] 图13是图4b的FIR滤波器组件的框图。
[0037] 图14是图13的mult模块组件的框图。
[0038] 图15是图13的sum模块组件的框图。
[0039] 图16示出了与图13中所示FIR滤波器操作模式相关联的时序图。
[0040] 对本发明优选实施例的详细说明
[0041] 开始先参照图1和2，提供关于一般环境和本发明解决的各种问题的背景信息。 [0042] 在图1中，超声波发射-接收单元10在预先确定的期间，直接地或通过诸如水或石英的延迟材料，向被耦合到诸如钢材料的目标物体14上的探针或换能器12发射超声波脉冲信号10a。如图2所示，探针12将触发脉冲信号12a转换为通过目标物体14发射的超声波脉冲10a。被施加到目标物体14上的超声波脉冲10a随后被目标物体14的底表面14a反射，并被探针12接收。探针12将反射波转换为电信号，所述电信号被作为电回波信号10b提供给超声波发射-接收单元10。超声波发射-接收单元10放大电信号10b，并将放大信号11作为回波信号11发射到信号处理装置16。
[0043] 回波信号11包括对应于由底表面14a反射的波的底表面回波11a，和 由物体14中的缺陷14b造成的缺陷回波11b。另外，超声波回波脉冲11的频率由结合在探针12中的超声波振荡器的厚度或其它特性确定。用于检查的超声波脉冲10a的频率被设置为几十KHz到几十MHz。因此，包括在回波信号11中的底表面回波11a和缺陷回波11b的信号波形频率范围覆盖从0Hz到几十MHz的宽范围。
[0044] 信号处理装置16对从超声波发射-接收单元10接收的回波信号11执行各种信号处理，并且信号处理装置16在显示单元18上显示表示缺陷存在/不存在的输出结果。为了对回波信号11进行信号处理并显示该回波信号，与脉冲信号10a同步的触发信号S被从超声波发射-接收单元10提供到信号处理装置16。
[0045] 在如上所述安排的缺陷检查设备中，除了底表面回波11a和缺陷回波11b之外，从超声波发射-接收单元10输出的回波信号11还包括一定数量的噪声。当包括在超声波脉冲11中的噪声数量很大时，检查结果的可靠性被大大降低。噪声被粗略分为电噪声和材料噪声。
[0047] 减少包括在回波信号11中的噪声对于以高精确度执行超声检查来说非常重要。通常，模拟滤波器用于减少包括在回波信号11中的噪声分量。例如，BPF(带通滤波器)用于通过相对于具有宽频分量的电噪声的超声回波的频率分量。而且，LPF(低通滤波器)或BPF用于材料噪声，识别出缺陷回波11b(图2)的频率分布低于信号散射所产生的回波的频率分布。以这种方式，当使用模拟滤波器时，包括在回波信号11b中的噪声分量可被减少到等于或低于预先确定水平的水平。
[0048] 通常已知的是，缺陷回波信号的频率分布基于目标物体14的超声波衰减特征而变化。因此，当BPF要被用于由散射回波等表示的材料噪声时，具有最优特征的滤波器期望根据目标物体14而被使用。然而，由于模拟滤波器的频率通过特征不能容易地改变，所以必须准备具有不同频率通过特征的更多数目的滤波器，所述不同频率通过特征对应于与目标物体14相关联的各种材料的不同超声波衰减特征。以这种方式，当不同滤波器根据目标物体14的材料特征而被使用时，在相对于整个系统的成本和复杂度而考虑可操作性或经济上的优点时，出现实际困难。
[0049] 在某些情况下，缺陷回波11b可以非常接近于目标物体14的前表面14c，所述目标物体会将其放置在紧靠发射脉冲10a的下降沿上。为此，为了不干扰返回的缺陷回波11b，期望发射脉冲10a下降沿(在图3中被放大为下降沿10at)末尾能够尽可能快地下沉到零基线10ab。到达零基线7a的建立时间是探伤仪近表面分辨率的决定性因素。 [0050] 考虑到超声波发射-接收单元10的增益可被调整高到110dB(如欧洲标准EN12668-1所要求的)，如果增益水平被设置太高的话，超声波发射-接收单元10中增益放大阶段之前的少量基线误差将会导致在增益放大阶段输出处的大误差。
[0051] 在到信号处理装置16的输入处得到的基线误差将可以：
[0052] (a)造成动态范围减小，因为信号在屏幕上的最大垂直位移将会减少基线的偏移量，这将使仪器对于探测缺陷回波的灵敏度降低，或者
[0053] (b)如果在幅度中足够高，造成一个或多个增益放大阶段饱和，由此完全阻止了回波信号被探测。
[0054] 通常，上述基线误差问题以两种方式之一被解决。根据第一种方法，为了滤除发射脉冲10a下降沿10at的低频内容，HPF被用在超声波发射-接收单元10输入的信号路径中。发射脉冲10a的下降沿10at可以通过如邻近虚线7c所示的HPT改善。
[0055] 然而，HPF解决方案的有效性以几种方式受到限制。首先，HPF截止频率(f HPF-3dB)必须尽可能地高，以便最小化发射脉冲10a下降沿10at的低频内容。例如，如果探针12的激发频率是10MHz且f HPF-3dB是5MHz，则对接收机基线的不期望的影响将会大大减少。
[0056] 不幸的是，为探针12使用低至500kHz的激发频率不是非同寻常的，这将要求f HPF-3dB在500kHz以下。HPF解决方案在该频率范围内丢失了其很多有效性，因为不期望的大量发射脉冲10a下降沿10at低频内容被允许通过HPF并带来基线误差。 [0057] 第二点，为了防止对放大器电路的损害，被施加到超声波发射-接收单元10第一放大器阶段(未示出)的发射脉冲的最大幅度被限制(箝位)在几伏特。在脉冲发生器每一次被点燃时将会导致放大器饱和的水平上操作超声波发射-接收单元10的增益是很普通的。如果滤波器未到达临界阻尼，则走出饱和之后的滤波器响应将会使发射脉冲10a的下降沿变得比没有使用滤波时更差。对于每个制造的仪器来说，具有大量 被调谐的滤波器以确保临界阻尼是可能的；然而，当考虑滤波器组件的可制造性和长期温度漂移时，出现实际困难。
[0058] 还应该注意到，一旦放大器进入饱和，将花费大量时间使放大器返回到线性操作区域。这就造成为了使发射脉冲10a下降沿返回到零基线，比如果放大器输入信号被保持在饱和水平以下(即在线性操作范围之内)的情况要花费更多时间。
[0059] 用于解决基线误差问题的可选方法是将箝位的发射脉冲10a直接耦合到超声波发射-接收单元10的输入。该方法避免了其中一个上述问题，因为没有使用HPF或BPF滤波器。
[0060] 直接耦合解决方案的有效性受到两方面的限制。首先，其对于减少发射脉冲10a下降沿10at的低频内容没有用。其次，基线误差的DC分量和超声波发射-接收单元10的放大器偏移误差通过信号路径并被放大。这会导致进一步描述的各种动态范围和饱和问题。
[0061] 通常，探伤仪提供允许用户为了为缺陷测量情况选择最优的设置，利用滤波器或通过直接耦合来操作仪器。
[0062] 现在参照图3，换能器12将其输出13a直接提供给仅仅两个前置放大器110和112，而后一放大器馈送到第三放大器122。这些放大器的信号被分别在频率响应微调和滤波器模块116、118和120中处理，并接下来沿三个通道A、B、C被提供到差分放大器驱动器
126、128和130。沿三个通道的模拟信号然后被分别直接提供到A/D转换器132、134和136，它们的数字输出然后依次被提供给现场可编程门阵列140，其结合有控制和存储模块142、数字对数积分器时变增益146和测量门检测和合成A扫描压缩电路152。该FPGA 140与DSP 160协同工作，DSP 160将其信号提供给显示器18。
126、128和130。沿三个通道的模拟信号然后被分别直接提供到A/D转换器132、134和136，它们的数字输出然后依次被提供给现场可编程门阵列140，其结合有控制和存储模块142、数字对数积分器时变增益146和测量门检测和合成A扫描压缩电路152。该FPGA 140与DSP 160协同工作，DSP 160将其信号提供给显示器18。
[0063] 参照图3的现场可编程门阵列140，现在将注意力转向实现其一部分的图4，包括其实时采样数据控制和存储、滤波功能和内插功能。
[0064] 初步地，注意到，图4的框图有效提供了具有可适应的采样速率的可调数字滤波器，所述采样速率依赖于装置的带通设置。该装置旨在用于超声波和涡流工业检测仪器。 [0065] 下面术语的定义应用于本文献中所述本发明的实施例。
[0066] 采样数据：由模数转换器系统产生的输出数据
[0067] 采样速率：采样数据被模数转换器采样的速率，用MS/s表示。采样 速率被认为是该数据的特性并且等于1/(被分配给每个采样值的时间期间)。
[0068] 有效采样速率：由在模数转换器输出处提供的采样数据导出的数据采样速率，用MS/s表示。该有效采样速率被认为是该数据的特性并且等于1/(被分配给每个采样值的时间期间)。
[0069] 采样速率：模数转换器采样其输入信号的速率，用百万周期每秒(MHz)来表示。 [0070] 数据转移速率、转移速率或数据速率：数据被从信号处理路径的一个阶段移动到下一阶段的速率，用MHz表示。
[0072] 本发明的内插器部分为低于耐奎斯特频率(50MHz)的频率生成400MS/s的有效采样速率，同时只使用100MS/s的A/D转换器采样数据。
[0073] 现有的探伤产品，诸如本直接受让人的Epoch 4系列，具有交织功能，所述功能通过实施两个连续的测量周期，有效增大A/D转换器采样时钟分辨率。
[0074] 由于交织造成的不期望的影响发生在当换能器探针和被检查的物体在相互运动中的时候。为了在交织期间获得精确的测量结果，超声波测量事件必须是可重复的。因此，换能器探针相对于正在被检测的物体的位置在交织期间内必须尽可能地不被改变。 [0075] 以新颖的方式，本发明的方法实现在A/D转换器采样速率之上的采样速率有效的4X增加，而无需用于多个测量周期的交织。
[0076] 进一步参照图4，RAW RAM 205基本上对应于图3中的元件142，并构成存储来自模数转换器，诸如图3的转换器132、134、136的数据的装置。RAW RAM 205能够以100MHz的数据转换速率存储并重放数据。例如以25MHz的时钟速率操作，从RAW RAM 205读出的数据被馈送到均值抽取器206，其接收使能信号201并根据均值抽取器206被禁用还是使能，将采样或有效采样数据分别提供给IIR(无限脉冲响应)滤波器207，所述IIR滤波器207基于由存储在IIR系数寄存器202中的操作者可设置值定义的滤波函数，对数据进行滤波。如图4b所示，均值抽取器206在RAW RAM 205之前在本发明的范围内，并且，RAW和RAM 205将其输出提供到IIR滤波器207。该无限脉冲响应型滤波器以滤波器时钟212 确定的速率来操作，所述滤波器时钟212由滤波器时钟使能211来使能，并将门控滤波器时钟
216提供给IIR滤波器207，如图所示。
216提供给IIR滤波器207，如图所示。
[0077] 有限脉冲响应(FIR)滤波器208提供进一步的滤波函数，所述函数由存储在FIR系数寄存器203中的数据来成形和定义。FIR滤波器208与IIR滤波器207同步运行。矩形窗滤波器209从FIR滤波器208接收采样数据，并以数据215的形式提供其数据输出。矩形窗滤波器209以滤波器时钟212的速率操作，并进一步由如图所示的矩形窗深度信号213来控制。
[0078] 因此，图4所示的电路滤波数字信号，同时提供最优的滤波器响应并同时需要最少的逻辑门、门阵列等等形式的数字硬件。数字硬件的最小化减小了FPGA(现场可编程门阵列)所需的大小和成本，并减少了功率消耗。低功率消耗对在便携式仪器中实现更长的电池寿命来说很重要。并且，本发明与模拟滤波器的实现方式相比，还大大减少了部分计算，并改善了带通频率控制。
[0079] 本发明包括如下规定：
[0080] a)以100MS/s的A/D转换器采样速率的四分之一来“重放”来自RAWRAM 205的采样数据204(DATA_IN)，得到25MHz的来自RAW RAM 205的数据转换速率。
[0081] b)内插进入矩形窗滤波器209的数据，以维持恒定的400MS/s有效采样速率。 [0082] 包含在本发明中的内插器使得可以使用与常规数字滤波器的实现方式所需时钟相比更低频率的滤波器时钟212(100MHz)。因为功率消耗直接与时钟速度成比例，因此使用较低频率的滤波器时钟还减少了功率消耗。
[0083] 根据本发明的一个方面，当-6dB频率(f LPF-6dB)和滤波器时钟频率12(FILTER_CLK)之间的关系如下时，用于FIR低通滤波器208的最优频率选择性响应被实现： [0084] fLPF-6dB＜10％FILTER_CLK [方程1]
[0085] 在方程1中表示的关系是基于本发明所述实施例中使用的FIR滤波器的拓扑，所述拓扑是具有32个系数的对称32抽头MAC滤波器。因为其仅仅利用16个数字硬件乘法器和中等的存储器容量就提供了非常好的频率选择性响应，因此这是期望的拓扑。由于16个值的每一个在对称 FIR滤波器中都被使用两次，因此32个系数仅仅需要16个数字硬件乘法器。
[0086] 如上所述，100MS/s的诸如转换器132、134、136(图3)中任意一个A/D转换器的数字输出信号被连接到数字逻辑电路(未示出)，该数字逻辑电路以100MHz的速率将DATA IN 204传送到RAW RAM 205。从RAWRAM 205到均值抽取器206的采样数据的连续传送由CLK 25M 210以25MHz的处理速率同步控制。注意到100MS/s的A/D转换器仅对每个测量周期的一部分(例如1ms中的200μ秒)以触发模式运行是很重要的。因此，后处理设备具有足够的时间来连续处理所有数据而没有数据缓存溢出。
[0087] 图5示出了100MS/s的采样数据220与以25MHz的数据转移速率从RAWRAM 205重放的采样数据222之间在时间尺度上的有效差别。图5中被显示为数据点220和222的采样数据是相同的，除了它们被处理的速率不同。
[0088] 这种数据重放概念为使用可变滤波器速率时钟来尽可能接近前述方程1(为了方便在下面再次写出)中所示的关系打下了基础：
[0089] fLPF-6dB＜10％FILTER_CLK [方程1]
[0090] 该概念仅仅利用100MS/s的A/D转换器采样数据和100MHz的最大数据处理速率就实现了400MS/s的有效采样分辨率。
[0091] IIR滤波器207和FIR滤波器208的实施细节在下面进行描述。
[0092] 正如所知道的，二阶IIR滤波器利用如下方程工作：
[0093] Dout[n]＝(Din[n]*A0)+(Din[n-1]*A1)+(Din[n-2]*A2)+(Dout[n-1]*B1)+(Dout[n-2]*B2)
[0094] 其中，A0、A1、A2、B1和B2代表滤波器系数。
[0095] 这五个系数值用软件计算，并被加载到寄存器，以调节IIR滤波器207来产生可变频率的二阶高通滤波器。以这种方式，IIR滤波器将是可调的，以使得终端用户能够建立(与FIR滤波器部分相呼应)用于各种应用的分散的滤波器特征范围。
[0096] 下面的公式可被用于生成这五个IIR滤波器系数：
[0097] c＝sqrt(3)*(sqrt(2-0.75)-0.5)；
[0098] Fc＝0.5-(c*Fo/Fs)；
[0099] wo＝tan(π*Fc)；
[0100] K1＝3*wo；
[0101] K2＝3*(wo)^2；
[0102] A0＝K2/(1+K1+K2)；
[0103] A1＝-(2*A0)；
[0104] A2＝A0；
[0105] B1＝-(2*A0*(1/K2-1))；
[0106] B2＝1-(A0+A1+A2+B1)；
[0107] 其中，
[0108] c＝3dB截止校正因子
[0109] Fo＝“期望的”-3dB截止频率
[0110] Fc＝“经校正的”-3dB截止频率
[0111] A0、A1、A2、B1、B2＝IIR滤波器系数
[0112] 正如进一步所知，FIR通过将输入数据与32个滤波器系数(16个输入值的每一个在对称FIR中被使用两次)进行数字卷积来工作。这16个滤波器系数值由软件计算并被加载到寄存器，以指定低(带)通滤波器的6dB滚降(roll off)点。以这种方式，FIR滤波器将会是可调的，以使得终端用户能够建立(与IIR滤波器部分相呼应)用于各种应用的分散的滤波器特征范围。
[0113] 根据所加载的16个系数值，FIR滤波器能够用作带通或低通滤波器。对于这些系数的计算在下面列出。
[0114] 为了将FIR置于低通模式，下面的公式将会被用于生成系数：
[0115] n＝-((32-1)/2):1:((32-1)/2)；
[0116] filter_imp_resp[n]＝sin(2*π*Fc/Fs*n)/(π*n)；
[0117] coef[n]＝filter_imp_resp*win；
[0118] coef＝coef/sum(coef)；
[0119] 其中
[0120] Fc＝期望的-6dB频率，单位是MHz
[0121] Fs＝滤波器采样频率，单位是MHz
[0122] win＝汉明窗系数
[0123] 为了将FIR置于带通模式，应该使用如下公式来生成系数：
[0124] n＝-((32-1)/2):1:((32-1)/2)；
[0125] filter_imp_resp ＝ (2*sin(π*(FH-FL)/FS)*n).*cos(π*((FH+FL)/FS)*n))/(π*n)；
[0126] coef＝filter_imp_resp.*win；
[0127] f0＝((FH+FL)/2)/(FS/2)；
[0128] coef＝coef/abs(exp(-j*2*π*(0:taps-1)*(f0/2))*(coef.′))； [0129] 其中
[0130] FH＝期望的高限截止(-6dB)频率，单位是MHz
[0131] FL＝期望的高限截止(-6dB)频率，单位是MHz
[0132] Fs＝滤波器采样频率，单位是MHz
[0133] win＝汉明窗系数
[0134] 对两种情况(带通和低通)来说，汉明窗系数应当按照如下定义： [0135] win[0]＝0.08 win[1]＝0.089416 win[2]＝0.11728
[0136] win[3]＝0.16245 win[4]＝0.22308 win[5]＝0.29668
[0137] win[6]＝0.38024 win[7]＝0.47034 win[8]＝0.5633
[0138] win[9]＝0.6553 win[10]＝0.74258 win[11]＝0.82157
[0139] win[12]＝0.88903 win[13]＝0.9422 win[14]＝0.9789
[0140] win[15]＝0.99764 win[16]＝0.99764 win[17]＝0.9789
[0141] win[18]＝0.9422 win[19]＝0.88903 win[20]＝0.82157
[0142] win[21]＝0.74258 win[22]＝0.6553 win[23]＝0.5633
[0143] win[24]＝0.47034 win[25]＝0.38024 win[26]＝0.29668
[0144] win[27]＝0.22308 win[28]＝0.16245 win[29]＝0.11728
[0145] win[30]＝0.089416 win[31]＝0.08
[0146] 以新颖的方式，本发明的方法在数据进入IIR滤波器207之前处理数据，通过FILTER CLK 212调整滤波器速率，并在数据离开FIR滤波器208之后，在矩形窗滤波器209中采用新颖的数据处理。
[0147] 矩形窗滤波器209简单地是在数据上产生可变深度的滑动平均(rolling average)的装置。其目的是对从FIR和IIR滤波器阶段出来的数据进行上采样(通过直线内插)，以提供400MS/秒的输出采样速率，而不管滤波器速率如何。
[0148]
[0149] 恰当的深度将会被选择，以用于维持400MS/s的输出采样速率，而不考虑用于FIR和IIR滤波器的采样频率如何。这将会实现4∶1的恒定内插速率，同时仍然提供最大范围的可能截止频率。
[0150] 抽取器206将仅当12.5MHz的滤波器速率被选择时被使能。当DEC IN201被使能时，每对数据点将会一起求平均并被保持两个读取周期。以12.5MS/s的速率工作的FIR和IIR滤波器207和208，然后将会读出每个其它的数据点，有效地将数据采样速率减少了2。该方法与传统抽取相比，可改善对原始信号的保存。
[0151] 下面描述了当DEC_IN 201被使能时，两点均值抽取器206的行为： [0152] data[0]＝data[1]＝(data[0]+data[1])/2
[0153] data[2]＝data[3]＝(data[2]+data[3])/2
[0154] data[4]＝data[5]＝(data[4]+data[5])/2
[0155] 等等
[0156] 当DEC_IN 1被禁用时：
[0157] Data[n]＝data[n]
[0159] 下面是关于本发明如何在每个滤波器的处理速率设置上运行的描述。对于所有的滤波器速率设置，从RAW RAM 205到均值抽取器206的数据转移速率是25MHz。矩形窗滤波器209输出数据速率为100MHz。这些速率不随着滤波器速率216的改变而改变。来自矩形窗滤波器209的过采样的400MS/s输出data_out 215是有效采样速率，因为其是由从模数转换器提供的100MS采样数据导出的。本发明人认识到，为了利用不同的滤波器性能参数来实现本优选实施例，A/D转换器采样速率和RAW RAM205的输出数据转移速率之间的比率可以是除了4∶1之外的值。
[0160] 在图6a、7a、8a和9a中，为了清楚地显示出在信号处理链的每个阶段的数据处理影响，利用垂直排成行的采样点来显示波形。本发明的优选实施例可能实际上具有随后波形之间的一个到几个100MHz的时钟延迟，由此使得当采样数据通过信号处理链时，波形采样点被移动到右边(未示出)。
[0161] 在图6b、7b、8b和9b中，连续数字信号之间的处理延迟被显示在时序图上。然而，延迟的幅度可能不与本发明优选实施例的实际延迟相匹 配。
[0162] 图6a到9b呈现了下面所述的四种情况(a)到(d)。
[0163] (a)当滤波器速率216被设置为100MHz时有效的400MS/s采样速率。 [0164] 正如可从图6a到6b看出的，均值抽取器206的输出寄存器被以25MHz的速率更新。当Filter_Rate 216被设置为100MHz时，IIR滤波器207对每个25MHz循环四次地从均值抽取器206的输出寄存器读出数据。因此，同一个A/D转换器数据点被读出四次，分别得到图6a和6b中的信号232和206out。这就使得进入IIR滤波器207的采样数据具有400MS/s的有效采样速率。当图6中所示的“步进式”形状的波形232通过FIR滤波器208时，其被平滑，得到DATA OUT输出215。FIR滤波器208的输出没有改变地通过矩形窗滤波器209，因为BOX CAR_DEPTH 213被设置为1(参照图6b，用于矩形窗的方程215a)。 [0165] b)当滤波器速率216被设置为50MHz时有效的200MS/s采样速率。
[0166] 正如可从图7a中的波形251和图7b中的波形206out看出的，均值抽取器206的输出寄存器被以25MHz的速率更新。当滤波器速率216被设置为50MHz时，IIR滤波器207对每个25MHz循环两次地从均值抽取器206的输出寄存器读出数据。因此，同一个A/D转换器数据点被读出两次，分别得到图7a中的波形252和图7b波形206out。这就使得进入IIR滤波器207的采样数据具有200MS/s的有效采样速率。当图7a所示的“步进式”形状波形，波形252通过FIR滤波器208时，其被平滑。FIR滤波器208的输出然后通过矩形窗滤波器209，以将DATA_OUT 215的有效采样速率增大到400MS/s。BOX CAR_DEPTH信号213被设置为2(如图7b中的方程215b所示)。
[0167] c)当滤波器速率216被设置为25MHz时有效的100MS/s采样速率。
[0168] 正如可从图8a中的波形261和图8b中的波形206out看出的，均值抽取器206的输出寄存器被以25MHz的速率更新。当滤波器速率216被设置为25MHz时，IIR滤波器207对每个25MHz循环从均值抽取器206的输出寄存器读一次数据。因此，同一个A/D转换器数据点被读出一次得到图8a中的波形262和图8b波形206out。这就使得进入IIR滤波器207的采样数据具有100MS/s的有效采样速率，这可从图8a的波形262看出。FIR滤波器
208的输出然后通过矩形窗滤波器209，以将DATA_OUT215的有效采样速率增大到400MS/s，这可从图8a的波形263看出。BOX CAR_DEPTH 213被设置为4(参照图8b，用于矩形窗的方程215c)。
208的输出然后通过矩形窗滤波器209，以将DATA_OUT215的有效采样速率增大到400MS/s，这可从图8a的波形263看出。BOX CAR_DEPTH 213被设置为4(参照图8b，用于矩形窗的方程215c)。
[0169] d)当滤波器速率216被设置为12.5MHz时有效的50MS/s采样速率。 [0170] 正如可从图9a和图9b看出的，均值抽取器206的输出寄存器被以25MHz的速率更新。DEC_IN信号201使得均值抽取器206能够对来自RAWRAM 205的每一对数据点取平均，并将结果在输出寄存器中保存2个读出循环。当滤波器速率216被设置为12.5MHz时，IIR滤波器207对每个其它25MHz循环从均值抽取器206的输出寄存器读一次数据。因此，每一个其它A/D转换器数据点的均值被读出一次，得到图9a中的波形272和图9b波形206out。这就使得进入IIR滤波器207的采样数据具有50MS/s的采样速率，这可从图9a的波形272看出。FIR滤波器208的输出然后通过矩形窗滤波器209，以将DATA_OUT 215的有效采样速率增大到400MS/s，这可从图9a的波形273看出。BOX CAR_DEPTH 213被设置为8(如图
9b中所示用于矩形窗的方程215d)。
9b中所示用于矩形窗的方程215d)。
[0171] 下面参照图10中所示的框图，对实现本发明前述优点的可选实施例进行描述。本实施例与可选实施例之间的关键区别为：
[0172] a)与利用抽取方法(该抽取方法将100MS/秒的采样数据除以二进制除数)的先前实施例相比，该可选实施例能够在宽得多的范围内，利用非常精细的分辨率来改变有效采样速率。
[0173] b)本可选实施例不改变滤波器速率来控制IIR和FIR频率响应。相反地，IIR和FIR滤波器速率由流控制逻辑322来控制，所述流控制逻辑根据需要将数据通过数据路径移动，FIR频率响应通过改变进入FIR滤波器的数据的有效采样速率和IIR和FIR滤波器的系数来控制。
[0174] c)本可选实施例包括第二速率调节器321，所述第二速率调节器321采用FIR滤波器320的输出，并调节数据速率，以便仅仅提供生成各种显示模式所需的数据，诸如矫正和门，并且填充所选的显示范围。
[0175] 进一步参照图10，RAM 302基本上对应于图3中的元件142，并构成存储来自模数转换器，诸如图3中转换器132、134、136的采样数据的装置。为了简便，图10中的模数转换器301代表图3中的转换器132、134、136或未示出的其它转换器。RAM 302能够以100MHz的数据转移速率存储和重放数据。继续参照图10，乘法器303被用于缩放由模数转换器301的输出301a提供的数据，以匹配在IIR滤波器304的输入303a处所需的采样幅度分辨率，所述IIR滤波器304基于由在未示出的IIR 系数寄存器中存储的操作者可设置值定义的滤波函数，对采样数据进行滤波。这种无限脉冲响应IIR型滤波器304以与由流控制逻辑322确定的来自RAM 302的数据转移速率相同的速率操作。
[0176] 可选实施例的新颖方面是采样速率调节器326，其根据被加载到速率寄存器324的被识别为输出速率调节323的参数设置来产生有效采样速率。由采样速率调节器326产生的采样速率将会被称作“有效”采样速率，以将其与模数转换器301的“实际”采样速率进行区分。采样速率调节器326对实际输入采样数据进行有效地再采样，以产生有效采样数据，所述有效采样数据的时间值落在输入流的数据点之间。通过计算具有与输入数据流不同的时间间隔的新数据，新数据速率被产生——即有效的采样速率。再采样的数据速率由比率调节，所述比率在具有非常精细的有效采样速率分辨率的宽范围内可变。通过改变采样速率，采样速率调节器326的输出数据流中点的总数也得到调节。
[0177] 图11示出了采样速率调节器326的函数如何产生有效采样速率。波形400上的点s0到s10代表由模数转换器301产生的15MHz输入信号的真实采样点测量，其已经被存储在RAM 302中，在作为输入提供给采样速率调节器326之前，接下来被乘法器303处理，然后被IIR滤波器304处理。波形401包括有效采样点m0到m12，它们是通过采样速率调节器326而被产生，采样速率看起来高于其从中导出的真实采样数据s0到s10。图11中所示的示例性波形401由0.8的采样速率调节值得到，所述采样速率调节值被加载到图10的速率寄存器317中，使得以100MS/秒采样的真实采样速率数据被转换为125MS/秒的有效采样数据。100MS/秒和125MS/秒的数据分别对应于从s0到s10和从m0到m12的采样。用于波形400和401的参考时间线增量对于100MS/秒和125MS/秒来说分别是10ns和8ns。 [0178] 为了解释有效采样点幅度如何被确定，图12示出了从图11波形摘选的包括四个连续真实采样点s7、s8、s9和s10的部分。连接s8和s9s线段的曲率必须被精确内插，以生成有用的有效采样数据。被载入到速率寄存器317的值的小数部分确定了时间轴上将要为其计算幅度的真实采样点s8和s9之间的特殊点。为此，采样点s7、s8、s9和s10分别用表格319所提供的系数a、b、c和d相乘，然后用求和器315求和。来自表格319的系数a、b、c和d被分别提供给乘法器308、310、312 和314。导出用于4阶多项式的系数，以计算位于s8和s9之间波形段上的点的位置。4阶多项式只是用作例子，因为本发明人认识到，根据内插所需的精确度，也可使用不同阶数的多项式。
[0179] 因此，输入信号300在A/D 301中被转换为数字信号301a，并被提供给RAM 302。RAM的输出302a被提供给乘法器303，所述乘法器303还接收另一个输入327并将其本身的输出303提供到IIR滤波器304，所述IIR滤波器304将其最初经过滤波的输出304a输送到采样速率调节器326。
[0180] 采样速率调节器326将其输出315a提供给FIR滤波器320，其对应于前面在现有实施例中所述的FIR滤波器。正如已经注意到的，采样速率调节器326改变原始数据中数据点的数目和位置。为了解决该最初的数据调节，接收FIR滤波器输出320a的输出速率调节器321产生再次调节的数据输出321a，这是基于通过输入325a从累加器325提供的数据和流控制逻辑322提供的控制信息322c。
[0181] 输出322c是基于从累加器325提供到流控制逻辑322的信息325b，以及从累加器318提供到流控制逻辑322的信息318b，其产生基于整数的信息，所述信息是由以输出317a的形式而被提供到速率寄存器317的采样速率调节参数316控制，进一步基于来自流控制逻辑322的输入322a。输出速率调节设置323被提供给速率寄存器324。
[0182] 由采样速率调节器326提供的调节基于从表格319提供的系数数据319a到d而被计算，所述表格319是基于从累加器318提供到采样速率调节器326的小数数据信息318a。 [0183] 采样速率调节器接收输入319a到d，并利用那些与寄存器305、306和307结合的系数，所述寄存器将各个输出305a、306a和307a提供给各个乘法器310、312和314。乘法器308、310、312和314产生到求和器315的各个输出308a、310a、312a和314a，所述求和器315产生前述输出315a。
[0184] 最后，包含整流器、门、压缩器和A扫描RAM等等的电路模块322产生用于前述显示的输出。
[0185] 如上所述，图4示出了数字可调滤波器的第一实施例，而图10、11和12示出了第二实施例。如下所述，图4b描述了如下面参照图4c、4d、4e、4f、4g和4h的描述，可以以不同模式操作的第三实施例。为了使 它们容易被理解，旁路或被禁用的子模块没有出现在这些图中。采样数据速率和数据处理速率在沿信号处理路径的每个节点上被示出，并分别用单位MS/s和MHz表示。注意到，图4b示出了所有旁路多路复用器(MUX)、使能信号和相关联的逻辑。
[0186] 参照图4b，第三实施例以如下方式区别于前面相对于图4所述的第一实施例： [0187] a)均值抽取器401被定位在RAM 402的输入之前，由此当均值抽取器401被使能时增加了存储器数据深度。均值抽取器提取每两个连续采样点，将它们加起来，然后再分为两部分，得到从这两部分导出的一个数据采样。
[0188] b)Mux402、405和407被分别用于控制均值抽取器401、IIR滤波器404和FIR滤波器408的使能。第一实施例利用不同方法来使能均值抽取器206、IIR滤波器207和FIR滤波器208，其分别使用DEC_EN信号201、FILTER_RATE信号216和FILTER_RATE信号216。 [0189] c)由于使用全球时钟方案，因此未示出时钟信号。时钟信号的存在是暗含的，但是没有明确示出。图4的矩形窗滤波器209和矩形窗滤波器409的表示之间的差别是一个这样的例子。
[0190] d)FIR滤波器408通过对被加载在共享乘法器集合上的系数进行时间复用，将其系数切换为“不工作(on the fly)”。
[0191] 在图4b中，均值抽取器401具有与第一实施例的图4中的均值抽取器206相同的功能，除了其在信号路径上的位置不同，如上所述。
[0192] 采样DATA_IN 400被提供给均值抽取器401的输入，其中每对连续数据采样的均值被计算并被提供到其输出。因此，均值抽取器401输出的有效采样速率是DATA_IN 400的一半。例如，如果DATA_IN 400是100MS/s，则均值抽取器401的输出将会具有50MS/s的有效采样速率。
[0193] MUX 402允许均值抽取器401的输出401a或DATA_IN 400能够被选择作为提供到RAM 403的输入。MUX 402由AVG_DEC_EN信号410控制。RAM403具有与第一实施例的图4中的RAW RAM 205相同的功能。
[0194] IIR滤波器404的目的是提供不能在FIR滤波器408中实现的高通滤波功能。 [0195] IIR滤波器404可通过MUX 405而被切换进以及切换出信号路径，所述MUX 405由IIR_EN信号411控制。该切换能力提供如下两种类型的 带通滤波方法：
[0196] 1)窄带通滤波器(NBPF)：
[0197] 如图4d和4f的滤波器所示，IIR滤波器404是被旁路的，并且FIR滤波器408单独被用于带通滤波器函数。
[0198] 2)宽带通滤波器(WBPF)和具有极低高通-3dB角f频率的滤波器：
[0199] 如图4c、4e、4g和4h的滤波器所示，IIR滤波器404被用作高通滤波器，而FIR滤波器408被用作低通滤波器。
[0200] 这种IIR滤波器设计拓扑的主要优点是最小化所需的处理速度和数字逻辑，包括乘法器，其在FIR滤波器408中也是所需的，以便实现可比较的滤波器性能。由于较小的FPGA(现场可编程门阵列)封装大小，其优点是较低的功率和使用较少PCB空间的可能性。这两个优点允许较小的尺寸和较低的材料成本。
[0201] IIR滤波器404基于2阶滤波器，所述2阶滤波器利用数字滤波器设计领域的技术人员公知的直接形式I实现。相对于该标准实现的唯一重要差别是，分子乘法器(numerator multiplier)中的三个用移位寄存器代替，以接近所需系数。移位寄存器与乘法器功能相比需要少得多的门逻辑来实施，因此它们在功率消耗、小型化和低材料成本方面是优选使用的。
[0202] 由于IIR滤波器404只用于高通滤波的事实，分子系数仅仅被需要用于归一化通过滤波器的增益。与使用前述移位寄存器方法相关联的增益误差可利用充分的精确性来计算；因此，期望的整个系统增益转移函数可通过为FIR滤波器408选择适当的系数来保持，以便对此进行补偿。
[0203] MUX 405允许IIR滤波器404的输出404a或RAM 403的输出403a被选择作为提供给DEC FIR滤波器406的输入。MUX 405由IIR_EN信号411控制。
[0204] DEC FIR滤波器406的目的是将其输入数据的采样速率降低因子2，同时衰减高于其输出采样速率的耐奎斯特频率的频率。DEC FIR滤波器406的输出仅仅当需要低频窄带通滤波器时使用。
[0205] DEC FIR滤波器406的主要优点是，当其被配置作为低频窄带通滤波器时，可以对FIR滤波器408中的FPGA门资源最小化。
[0206] DEC FIR滤波器406使用例如具有系数1、0.25和0.0625的6抽头二进制FIR滤波器。二进制系数使得移位寄存器能够代替乘法器而使用。
[0207] 由于较小的FPGA(现场可编程门阵列)封装尺寸，这样的优点是较低的功率和使用较少PCB空间的可能性。这两个优点允许较小的尺寸和较低的材料成本。 [0208] DEC FIR滤波器406低通滤波其输入数据，然后在将每个其它采样点提供到MUX407的输入之前对其进行抽取(即2x下采样)
[0209] 正如IIR滤波器404的情况，存在与用移位寄存器代替乘法器相关联的增益误差。有益地，该误差可以用充分的精确度计算，并依次通过为FIR滤波器408选择适当的系数而被补偿。
[0210] 在操作中，数据405a被提供到防混叠滤波器(未示出)的输入，所述防混叠滤波器被包含在DEC FIR滤波器406中。防混叠滤波器的输出然后通过沿每个其它采样点到达DEC FIR滤波器406的输出而被抽取。防混叠滤波器被需要用于防止新耐奎斯特频率之上的频率外差到滤波器的通带中。
[0211] 例如，如果到DEC FIR滤波器406的输入数据405a是50MS/s，则其耐奎斯特频率将为25MHz。去除每个其它数据点将会产生DEC FIR滤波器406的25MS/s的有效输出采样速率，由此得到12.5MHz的新耐奎斯特频率。位于DEC FIR滤波器406第一阶段中的防混叠滤波器衰减高于12.5MHz耐奎斯特频率的频率，防止前面所述的外差影响。 [0212] MUX 407允许DEC FIR滤波器406的输出406a或MUX 405的输出405a被选择作为提供给FIR滤波器408的输入。MUX 407由FIR_MODE_SEL[1:0]信号413控制。 [0213] FIR滤波器408的目的是提供低通滤波，以及在某些操作模式下的带通滤波。 [0214] 与传统的FIR滤波器不同，FIR滤波器408从FPGA内一组专用寄存器中接受其系数“不工作”。这可以实现对于用户可选滤波器的更大灵活性。
[0215] 与FIR滤波器408相关联的一项创新是其调节其数据有效采样速率的能力。在本实施例中，FIR滤波器408总是由100MHz系统时钟驱动，但利用能够确定其数据上采样和处理速率的系统而被控制。调节被提供给FIR滤波器408输入的数据的采样速率对于为任意给定滤波器最优化Fc/Fs比率(即滤波器截止频率比滤波器采样速率)来说是必要的。该比率是确定FIR滤波器408的稳定性和有效性的关键因素。这个比率的 实际限度将会根据用于生成FIR滤波器408系数的方法和算法而变化。
[0216] 与这个设计一起使用的另一创新是对在FIR滤波器408中使用的乘法器的时间复用。利用使能系统(未示出)，FIR滤波器408能够在FIR延迟线中利用每个乘法器两次，因为其以两倍于进入其的数据处理速率的处理速率工作。这样使得一个乘法器能够被用于两个系数而不是一个系数，由此使滤波器阶数翻倍。以这种方式，FIR滤波器408将作为65抽头滤波器工作，但是总共只使用17个乘法器(标准的对称FIR应该使用33个)。这是对FPGA资源的十分有效的利用，其需要FIR滤波器408具有最少的上采样速率2。并且，输入数据407a必须以期望的输出采样速率一半的采样速率而被提供给FIR滤波器408。 [0217] 矩形窗滤波器409具有与实施例1的图4中的矩形窗滤波器209相同的功能。特殊地，矩形窗滤波器409以这样的一种方式对从FIR滤波器接收到数据进行内插，该方式将有效采样数据的感知分辨率增加了给定因子，优选地是因子4。
[0218] 图4c到4h表示了图4b中所示的系统，但是乘法器和未使用的子模块被去除的版本。这些图旨在简化下面对典型操作模式的解释。应当注意到，每个子模块的内部工作在前面描述过，下面不需要再一次描述。
[0219] 1.超低频窄带模式[0.2到1.2MHz]
[0220] 参照图4c，DATA_IN 400是100MS/s的采样数据，其被以100MHz的速率提供给均值抽取器401的输入。均值抽取器401将其输入数据的有效采样速率减小到50MS/s，并以50MHz的速率将其提供给RAM 403的输入用于存储。RAM 403的输出以12.5MHz的速率而被提供给IIR滤波器404的输入，用于高通滤波。IIR滤波器404的50MS/s的输出数据以
12.5MHz的速率而被提供给DEC FIR滤波器406的输入，用于在将其输出数据的有效采样速率降低到25MS/s之前进行防混叠滤波(未示出)。DEC FIR滤波器406的输出以6.25MHz的速率而被提供给FIR滤波器408的输入，用于低通滤波，并接下来在被以12.5MHz的速率提供给矩形窗滤波器409的输入之前上采样到50MS/s。矩形窗滤波器409被设置为8的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。 [0221] 2.超低频窄带模式[1.7到2.6MHz，2.8到4MHz，4.4到6.6MHz]
12.5MHz的速率而被提供给DEC FIR滤波器406的输入，用于在将其输出数据的有效采样速率降低到25MS/s之前进行防混叠滤波(未示出)。DEC FIR滤波器406的输出以6.25MHz的速率而被提供给FIR滤波器408的输入，用于低通滤波，并接下来在被以12.5MHz的速率提供给矩形窗滤波器409的输入之前上采样到50MS/s。矩形窗滤波器409被设置为8的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。 [0221] 2.超低频窄带模式[1.7到2.6MHz，2.8到4MHz，4.4到6.6MHz]
[0222] 参照图4d，DATA_IN 400是100MS/s的采样数据，其被以100MHz的 速率提供给均值抽取器401的输入。均值抽取器401将其输入数据的有效采样速率减小到50MS/s，并以50MHz的速率将其提供给RAM 403的输入用于存储。RAM 403的输出以12.5MHz的速率而被提供给DEC FIR滤波器406的输入，用于在将其输出数据的有效采样速率降低到25MS/s之前进行防混叠滤波(未示出)。DEC FIR滤波器406的输出以6.25MHz的速率而被提供给FIR滤波器408的输入，用于低通滤波和高通滤波，并接下来在被以12.5MHz的速率提供给矩形窗滤波器409的输入之前上采样到50MS/s。矩形窗滤波器409被设置为8的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。 [0223] 3.低频窄带模式[0.5到4MHz]
[0224] 参照图4e，DATA_IN 400是100MS/s的采样数据，其被以100MHz的速率提供给均值抽取器401的输入。均值抽取器401将其输入数据的有效采样速率减小到50MS/s，并以50MHz的速率将其提供给RAM 403的输入用于存储。RAM 403的输出以25MHz的速率而被提供给IIR滤波器404的输入，用于高通滤波。IIR滤波器404的50MS/s的输出数据以12.5MHz的速率而被提供给FIR滤波器408的输入，用于低通滤波，并接下来在被以25MHz的速率提供给矩形窗滤波器409的输入之前上采样到100MS/s。矩形窗滤波器409被设置为4的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。
[0225] 4.低频窄带模式[DC到4MHz、8到12MHz]
[0226] 参照图4f，DATA_IN 400是100MS/s的采样数据，其被以100MHz的速率提供给均值抽取器401的输入。均值抽取器401将其输入数据的有效采样数据速率减小到50MS/s，并以50MHz的速率将其提供给RAM 403的输入用于存储。RAM 403的输出以12.5MHz的速率而被提供给FIR滤波器408的输入，用于低通滤波和高通滤波，并接下来在被以25MHz的速率提供给矩形窗滤波器409的输入之前上采样到100MS/s。矩形窗滤波器409被设置为4的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。 [0227] 5.中等频带模式[1.5到8.5MHz]
[0228] 参照图4g，DATA_IN 400是100MS/s的采样数据，其被以100MHz的速率提供给RAM403的输入用于存储。RAM 403的输出以25MHz的速率而被提供给IIR滤波器404的输入，用于高通滤波。IIR滤波器404的 输出以25MHz的速率而被提供给FIR滤波器408的输入用于低通滤波，并接下来在被以50MHz的速率提供给矩形窗滤波器409的输入之前上采样到200MS/s。矩形窗滤波器409被设置为2的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。
[0229] 6.高频宽带模式[0.2到20MHz、2到21.5MHz、2到26MHz、8到25MHz] [0230] 参照图4h，DATA_IN 400是100MS/s的采样数据，其被以100MHz的速率提供给RAM403的输入用于存储。RAM 403的输出以25MHz的速率而被提供给IIR滤波器404的输入，用于高通滤波。IIR滤波器404的输出以25MHz的速率而被提供给FIR滤波器408的输入用于低通滤波，并接下来在被以100MHz的速率提供给矩形窗滤波器409的输入之前上采样到400MS/s。矩形窗滤波器409被设置为1的深度，将其输入转换为具有400MS/s的有效采样速率和100MHz的数据转移速率的输出。
[0231] 参照图13到16，现在对“不工作”的系数交换进行描述。该创新是关于在FIR滤波器408(图4b)中使用的乘法器进行时间复用。通过利用在使能模块1301(图13)中生成，并通过图16中的波形图示出的使能和选择系统，FIR滤波器408能够在FIR延迟线中利用每个乘法器1403(图14)两次，因为其以两倍于进入其的采样数据的处理速率来操作。 [0232] 包含在FIR滤波器408中的乘法器部分如图13所示。除了MULT_BLOCK1306，还分别将奇数和偶数系数提供到每个MULT_BLOCK的COEF_A和COEF_B输入。在MULT_BLOCK1306的情况下，偶系数b32被提供给COEF_A输入，并且到COEF_B的输入被永久设置为全零。COEF_A和COEF_B通过COEF_EN 1402c而被动态选择。无论何时MULT_EN是高并且出现SYSTEM_CLK 1404c上升沿，每个MULT_BLOCK的MULT_OUT信号利用最新相乘数据的乘积来更新。
[0233] 当FIR滤波器408具有12.5MHz、25MHz和50MHz(分别示为图16中的1604、1603和1602)的输出数据速率时，最新相乘的数据的乘积分别以SYSTEM_CLK 1404c速率的1/8、1/4和1/2的速率而被提供到MULT_OUT。在当FIR滤波器408具有100MHz(图16的1601)的输出数据速率时的情况下，由于MULT_EN总是高的，最新相乘的数据以与SYSTEM_CLK
1404c相同的速率而被提供给MULT_OUT。
1404c相同的速率而被提供给MULT_OUT。
[0234] 在FIR滤波器408的所有输出数据速率的情况下，可将可选系数用于每个乘法器周期，使得一个乘法器1403能够被用于两个系数而不是一 个系数，由此使滤波器的阶数翻倍。定制的求和模块1307(图15中示出其细节)然后被用于对每个输出数据点的这些移相二等分进行正确组合。
[0235] 以这种方式，FIR滤波器408将作为65抽头滤波器工作，但是总共只使用17个乘法器(标准的对称FIR应当使用33个)。这是对FPGA资源的十分有效的利用，其需要FIR滤波器408具有最少的上采样速率2。并且，输入数据407a必须以期望的输出采样速率一半的采样速率而被提供给FIR滤波器408。
[0236] 在整个说明书和权利要求中，引用了“回波”信号。正如本领域技术人员将会意识到的，在某些环境或应用中，换能器12的发射机和接收机组件在物理上分离，接收机被定位在正在被检测的物体的相对侧。因此，这里所使用的术语“回波”还适合并包括所谓的回波信号通过正在被检测的物体的实施例。
[0237] 在前面的描述中，本发明已经关于实施例进行了专门描述，其中，探伤是利用专门运行在回波原理之下和/或参照处理通过材料的超声波的发射机/接收机对的单个换能器元件运行。然而，应当注意到，本发明等同地适用于利用换能器元件阵列，诸如超声波相控阵列探针的探伤仪器。正如利用单个元件超声波换能器的情况下，对于用于接收的相控阵列超声波探针的每个换能器元件的响应信号都被提供给接收机通道的输入，用于由模数转换器进行调节和接下来的数字化。换句话说，权利要求中对“换能器”的引用(单数形式的)被认为也属于探针的超声波相控阵列类型。这种换能器阵列被认为是相同的，或者至少等同于单个元件换能器。这种超声波相控阵列装置的结构被描述或引用在US专利No.4,497,210和6,789,427中，这些专利的内容在此引用作为参考。
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