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具有带单元的 半导体器件

阅读：763发布：2024-01-09

专利汇可以提供具有带单元的半导体器件专利检索，专利查询，专利分析的服务。并且提供了具有带单元的半导体器件，半导体器件包括第一阱，具有第一导电类型并且沿着第一方向延伸；第二阱和第三阱，具有第二导电类型并且在第二方向上设置在第一阱的相对侧上；位单元的第一阵列和位单元的第二阵列，设置在第一阱至第三阱上方；带单元，设置在第一阱至第三阱上并且设置在第一阵列和第二阵列之间，包括第一阱拾取区域和第二阱拾取区域，具有第一带电类型，设置在第一阱上，在第一方向上彼此分隔开，以及第三阱拾取区域和第四阱拾取区域，具有第二导电类型并且分别设置在第二阱和第三阱上；第一导电图案和第二导电图案，分别电连接至第一阱拾取区域和第二阱拾取区域；以及第三导电图案，电连接至第三阱拾取区域和第四阱拾取区域。，下面是具有带单元的半导体器件专利的具体信息内容。

权利要求

1.一种半导体器件，包括:
第一阱，具有第一导电类型并且沿着第一方向延伸；
第二阱和第三阱，具有第二导电类型并且在第二方向上设置在所述第一阱的相对侧上；
位单元的第一阵列和位单元的第二阵列，设置在所述第一阱至所述第三阱上方；
带单元，设置在所述第一阱至所述第三阱上方并且设置在所述第一阵列和所述第二阵列之间，所述带单元包括：
第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型并且设置在所述第一阱上方并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱的掺杂浓度；以及
第三阱拾取区域和第四阱拾取区域，具有不同于所述第一导电类型的所述第二导电类型，并且分别设置在所述第二阱和所述第三阱上方，以及在所述第二方向上彼此分隔开，所述第三阱拾取区域和所述第四阱拾取区域的掺杂浓度大于所述第二阱和所述第三阱的掺杂浓度；
第一导电图案和第二导电图案，分别电连接至所述第一阱拾取区域和所述第二阱拾取区域并且在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及
第三导电图案，电连接至所述第三阱拾取区域和所述第四阱拾取区域并且在所述第三阱拾取区域和所述第四阱拾取区域上方延伸。
2.根据权利要求1所述的半导体器件，其中，所述第三阱拾取区域和所述第四阱拾取区域中的每个在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域中的每个在所述第一方向上的宽度。
3.根据权利要求1所述的半导体器件，进一步包括：
第一电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及
第二电源图案和第三电源图案，均在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第三导电图案。
4.根据权利要求3所述的半导体器件，其中，
第一电源图案，设置在所述第二电源图案和所述第三电源图案之间并且电连接至所述第一阵列和所述第二阵列的位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；
第二电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；以及
第三电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型。
5.根据权利要求4所述的半导体器件，进一步包括：
第一位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及
第二位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。
6.根据权利要求1所述的半导体器件，进一步包括：
栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；以及伪栅电极层，在所述带单元中沿着所述第二方向延伸，
其中，所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。
7.根据权利要求6所述的半导体器件，其中，所述伪栅电极层进一步包括：
多个第一伪栅电极层，在所述第一阱拾取区域上方延伸；
多个第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及
多个第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及所述多个第三伪栅电极层中的每个，设置在所述第一伪栅电极层和所述第二伪栅电极层之间。
8.根据权利要求6所述的半导体器件，其中，所述伪栅电极层包括：
第一伪栅电极层，在所述第一阱拾取区域上方延伸；
第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及
第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及第四伪栅电极层，设置在所述第一阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间；以及
第五伪栅电极层，设置在所述第二阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间。
9.一种半导体器件，包括：
第一阱和第二阱，具有第一导电类型并且在第一方向上彼此分隔开；
第三阱，具有不同于所述第一导电类型的第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、以及将所述第一部分和所述第二部分彼此连接并且设置在所述第一阱和所述第二阱之间的第三部分；
位单元的第一阵列，设置在所述第一阱和所述第三阱的第一部分和第二部分上方；
位单元的第二阵列，设置在所述第二阱和所述第三阱的第一部分和第二部分上方；
带单元，设置在所述第一阱、所述第二阱、和所述第三阱上方并设置在所述第一阵列和所述第二阵列之间，所述带单元包括：
第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及
第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；
第一导电图案和第二导电图案，电连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸。
10.一种半导体器件，包括：
第一阱和第二阱，具有第一导电类型，并且在第一方向上彼此分隔开；
第三阱，具有不同于所述第一导电类型的第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、和将所述第一部分和所述第二部分彼此连接并且将所述第一阱和所述第二阱彼此分离的第三部分；
位单元，设置在所述第一阱以及所述第三阱的第一部分和第二部分上方；
带单元，设置在所述第一阱、所述第二阱和所述第三阱上方，所述带单元包括：
第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及
第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；
第一导电图案和第二导电图案，连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及
第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸，其中，所述位单元仅设置在所述带单元的一侧上。

说明书全文

具有带单元的半导体器件

技术领域

[0001] 本发明的实施例一般地涉及半导体技术领域，更具体地，涉及具有带单元的半导体器件。

背景技术

[0002] 在诸如静态随机存取存储器(SRAM)的半导体器件中，多个位单元或多个位单元的阵列在列方向上延伸，带单元设置在多个位单元或多个位单元的阵列之间并且包括形成在阱中的阱拾取区域。带单元用于电压拾取并且提供阱偏压，从而防止沿着列方向的电压降落。

发明内容

[0003] 根据本发明的一方面，提供了一种半导体器件，包括：第一阱，具有第一导电类型并且沿着第一方向延伸；第二阱和第三阱，具有第二导电类型并且在第二方向上设置在所述第一阱的相对侧上；位单元的第一阵列和位单元的第二阵列，设置在所述第一阱至所述第三阱上方；带单元，设置在所述第一阱至所述第三阱上方并且设置在所述第一阵列和所述第二阵列之间，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型并且设置在所述第一阱上方并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱的掺杂浓度；以及第三阱拾取区域和第四阱拾取区域，具有不同于所述第一导电类型的所述第二导电类型，并且分别设置在所述第二阱和所述第三阱上方，以及在所述第二方向上彼此分隔开，所述第三阱拾取区域和所述第四阱拾取区域的掺杂浓度大于所述第二阱和所述第三阱的掺杂浓度；第一导电图案和第二导电图案，分别电连接至所述第一阱拾取区域和所述第二阱拾取区域并且在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域和所述第四阱拾取区域并且在所述第三阱拾取区域和所述第四阱拾取区域上方延伸。

[0004] 根据本发明的另一方面，提供了一种半导体器件，包括：第一阱和第二阱，具有第一导电类型并且在第一方向上彼此分隔开；第三阱，具有不同于所述第一导电类型的第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、以及将所述第一部分和所述第二部分彼此连接并且设置在所述第一阱和所述第二阱之间的第三部分；位单元的第一阵列，设置在所述第一阱和所述第三阱的第一部分和第二部分上方；位单元的第二阵列，设置在所述第二阱和所述第三阱的第一部分和第二部分上方；带单元，设置在所述第一阱、所述第二阱、和所述第三阱上方并设置在所述第一阵列和所述第二阵列之间，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；第一导电图案和第二导电图案，电连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸。

[0005] 根据本发明的又一方面，提供了一种半导体器件包括：第一阱和第二阱，具有第一导电类型，并且在第一方向上彼此分隔开；第三阱，具有不同于所述第一导电类型的第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、和将所述第一部分和所述第二部分彼此连接并且将所述第一阱和所述第二阱彼此分离的第三部分；位单元，设置在所述第一阱以及所述第三阱的第一部分和第二部分上方；带单元，设置在所述第一阱、所述第二阱和所述第三阱上方，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；第一导电图案和第二导电图案，连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸，其中，所述位单元仅设置在所述带单元的一侧上。附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0007] 图1示出了根据本发明的实施例的半导体器件的示意性布局。

[0008] 图2示出了根据本发明的实施例的图1的区域R1的放大图。

[0009] 图3示出了根据本发明的实施例的图1的区域R2的放大图。

[0010] 图4A示出了根据本发明的实施例的实施为位单元的静态随机存取存储器(SRAM)单元的电路图。

[0011] 图4B示出了根据本发明的实施例的在图4A中示出的电路图的位单元的布局。

[0012] 图4C示出了根据本发明的实施例的图4B所示的位单元的简化布局。

[0013] 图4D示出了位单元和带单元的示图。

[0014] 图5A和图5B示出了根据本发明的实施例的图3中的带单元的布局。

[0015] 图5C示出了根据本发明的实施例的带单元的区域。

[0016] 图5D示出了沿着图5B和5C中的线V-V’所截取的包括阱和阱拾取区域的衬底的截面图。

[0017] 图5E示出了根据本发明的实施例的带单元的区域。

[0018] 图6A和图6B示出了根据本发明的实施例的图3中的带单元的另一布局。

[0019] 图6C示出了根据本发明的实施例的带单元的区域。

[0020] 图6D示出了沿着图6B和6C中的线VI-VI’所截取的包括阱和阱拾取区域的衬底的截面图。

[0021] 图6E示出了根据本发明的实施例的带单元的区域。

[0022] 图7示出了根据本发明的实施例的图1的区域R1的另一放大图。

[0023] 图8示出了根据本发明的实施例的图1的区域R2的另一放大图。

[0024] 图9A和图9B示出了根据本发明的实施例的图8中的带单元的布局。

[0025] 图9C示出了根据本发明的实施例的带单元的区域。

[0026] 图9D示出了沿着图9B和9C中的线IX-IX’所截取的包括阱和阱拾取区域的衬底的截面图。

[0027] 图9E示出了根据本发明的实施例的带单元的区域。

[0028] 图10A和图10B示出了根据本发明的实施例的在半导体器件中实施位单元的电路图。

具体实施方式

[0029] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0030] 尽管为了便于说明，以特定的、连续的顺序描述了所公开的方法、装置和系统中的一些的操作，但是应该理解，除非以下所阐述的特定语句需要特定顺序，否则这种方式的描述包括重新排列。例如，在一些情况下，可以重新排列或同时执行按顺序描述的操作。

[0031] 在本发明的一些实施例中，例如，半导体鳍用于鳍式场效应晶体管(FinFET)。半导体鳍可以从半导体衬底突出并且用于形成各种半导体器件，包括但不限于鳍式场效应晶体管(FinFET)。可以通过任何合适的方法图案化鳍。例如，鳍可以使用一种或多种光刻工艺进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺结合光刻和自对准工艺，允许图案被制造为具有比以其他方式使用单次直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底上并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层的旁边形成间隔件。然后去除牺牲层并且剩余的间隔件可以用于图案化鳍。

[0032] 图1示出了根据本发明的实施例的半导体器件100的示意性布局。在一些实施例中，半导体器件100是静态随机存取存储器(SRAM)。

[0033] 参考图1，根据本发明的实施例的半导体器件100包括带区域110；位单元区域120，每个位单元区域均包括在列方向(即，Y方向)延伸并且通过带区域110彼此分隔开的多个位单元或者多个位单元阵列；以及外围电路，包括第一Y-多路复用器和感测放大器161、第二Y-多路复用器和感测放大器162以及字线驱动器/选择器163。

[0034] 位单元区域120和带区域110在列方向上以交替的方式设置在第一Y-多路复用器和感测放大器161和第二Y-多路复用器和感测放大器162之间。

[0035] 位线BL和互补位线BLB沿着列方向延伸并且与电连接至位单元和第一Y-多路复用器和感测放大器161和/或第二Y-多路复用器和感测放大器162，其中，互补位线BLB传送的信号与位线BL传送的信号互补。

[0036] 字线WL沿着与列方向垂直的行方向(即，X方向)在位单元区域120中的多个位单元上方延伸，并且电连接至多个位单元和字线驱动器/选择器163。尽管在图1中示出了一个字线驱动器/选择器163，但是半导体器件100可以包括设置在位单元区域120和带区域110的另一侧上的与字线驱动器/选择器163相对的另一字线驱动器/选择器。

[0037] 第一Y-多路复用器和感测放大器161、第二Y-多路复用器和感测放大器162和字线驱动器/选择器163可操作地选择位单元，使得可以通过第一Y-多路复用器和感测放大器161和/或第二Y-多路复用器和感测放大器162读取和输出存储在位单元中的数据并且将新数据写入位单元。

[0038] 在一些实施例，电源图案Vdd和Vss1/Vss2沿着列方向延伸，并且在列方向上连接至多个位单元的相应晶体管的源极区域，其中，电源图案Vdd和Vss1/Vss2由例如第一金属层的一层导电图案制成。当通过例如电源所提供的端电压分别施加给电源图案Vdd和Vss1/Vss2时，连接至电源图案Vdd和Vss1/Vss2的多个位单元通电(energized)以允许该多个位单元工作，使得通过第一Y-多路复用器和感测放大器161、第二Y-多路复用器和感测放大器162、和字线驱动器/选择器163的操作从多个位单元读取其存储的数据或者可以将新数据写入多个位单元中。

[0039] 包括带单元的带区域110在包括有N型阱和P型阱的阱内部提供有源区中的阱拾取。带单元用于电压拾取以提供阱偏压，从而可以防止或抑制沿着位线BL和互补位线BLB的延伸方向(即，列方向)的电压降落。带区域110中的带单元不存储数据，而是提供N型阱和P型阱之间的连接和端电压。

[0040] 在一些实施例，在图1所示的示图中，半导体器件100包括分别位于最上部和最下部位单元区域120之上和之下的最上部和最下部带区域110。分布在多个位单元区域120中的带区域110允许成对的位线BL和互补位线BLB在列方向上更长地传播过更多数量的位单元或位单元阵列，而没有导致在列方向上的多个位单元之间的位线BL和互补位线BLB对的差值大于预定容限。

[0041] 然而，如果带单元没有提供或者提供在列方向上的不足密度，则与最近带单元间隔开不同距离的位单元可以呈现不同的性能。例如，可能发生闩锁，进而导致半导体器件的故障或性能劣化。

[0042] 仍然参考图1，半导体器件100进一步包括均在每个带区域110上方沿着行方向延伸的N阱带图案NL1/NL2和P阱带图案PL。N阱带图案NL1/NL2和P阱带图案PL由例如第二金属层的一层导电图案制成，并且分别连接至端电压。在一些实施例，第一金属层和第二金属层设置在不同层级上并且其图案通过穿透设置在第一金属层和第二金属层之间的绝缘层的通孔彼此连接。在一些实施例中，通过带区域120中的垂直连接结构，诸如通孔和接触件，N阱带图案NL1/NL2电连接至电源图案Vdd并且P阱带图案PL电连接至电源图案Vss1/Vss2。稍后将参照图3和图5A至9D对这些部件进行描述。

[0043] 在一些实施例，字线WL由与用于制造N阱带图案NL1/NL2和P阱带图案PL的相同导电层制成，但是本发明不限于此。

[0044] 在一些实施例，半导体器件100还包括在其中形成有边缘伪单元的上边缘单元区域131和下边缘单元区域132。在一些实施例，在图1所示的示图中，上边缘单元区域131在列方向上设置在第一Y-多路复用器和感测放大器161和最上部带区域110之间，并且在图1所示的示图中，下边缘单元区域132在列方向上设置在第二Y-多路复用器和感测放大器162和最下部带区域110之间。

[0045] 在其他实施例中，可以省略图1中所示的最上部带区域110和最下部带区域110。在这种情况下，上边缘单元区域131直接设置在最上部位单元区域120和第一Y-多路复用器和感测放大器161之间，并且下边缘单元区域132直接设置在最下部位单元区域120和第二Y-多路复用器和感测放大器162之间。

[0046] 任选地或可选地，半导体器件100进一步包括附加的边缘单元区域(未示出)，其中，在包括有带区域110和位单元区域120的组合区域的左侧和右侧上形成附加的边缘伪单元。这样，边缘单元区域131和132以及附加的边缘单元区域完全围绕所有的位单元区域。在这种情况下，可以抑制通过不同位置的工艺变化所导致的不同位置中的位单元的变化。

[0047] 图2示出了图1的区域R1的放大图。为了便于说明，在图2示出了区域R1的选择层，但是根据本发明的实施例的半导体器件100包含附加层。

[0048] 参见图1和图2，上边缘单元区域131包括P型阱Pwell。带单元区域110和位单元区域120包括沿着行方向交替地布置的P型阱Pwell和N型阱Nwell。下边缘单元区域132包括P型阱Pwell。带单元区域110和位单元区域120中的P型阱Pwell和上边缘单元区域131和下边缘单元区域132中的P型阱Pwell形成如图2所示的一个连续的整体区域(integral region)，其中，带单元区域110和位单元区域120的具有带状结构的N型阱Nwell设置在行方向上。

[0049] 尽管未示出，但是根据其他实施例，上边缘单元区域131包括N型阱，带单元区域110和位单元区域120包括沿着行方向交替地布置的P型阱和N型阱，并且下边缘单元区域
132包括N型阱。带单元区域110和位单元区域120中的N型阱和上边缘单元区域131和下边缘单元区域132中的N型阱形成一个连续的整体区域，其中，带单元区域110和位单元区域120的具有带状结构的P型阱设置在行方向上。

[0050] 图3示出了图1的区域R2的放大图。为了便于描述，图3中示出了区域R2中的选择层，但是根据本发明的实施例的半导体器件100包含在图3中未示出的附加层。

[0051] 参考图3，在一列中，带单元R21设置在通过带区域110分隔开的两个位单元区域120中的两个位单元R22之间。带单元指的是在行方向上与位单元具有相同宽度的带区域
110中的一个单位单元并且在列方向上与位单元对准。

[0052] 每个位单元R22都包括在位单元R22上方沿着行方向X延伸的一条或多条字线WL。在相同行中延伸穿过位单元R22的字线WL电连接至相同行中的位单元的相应晶体管。尽管在图3中未示出，但是字线WL电连接至诸如字线驱动器/选择器163的外围电路。

[0053] 每个位单元R22包括由相同导电层制成的位线BL、互补位线BLB、电源图案Vdd和Vss1/Vss2，例如，第一金属线。在图3中，电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2沿着行方向X以这种顺序进行布置。然而，电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2的顺序不限于图3中所示的顺序，并且可以根据设计细节进行修改。

[0054] 在相同列中的电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2中的每个连续地延伸穿过带区域110和位单元区域120。这样，在相同列中的电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2中的每个电连接至相同列中的每个位单元的相应晶体管。尽管在图3中未示出，但是电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2电连接至外围电路，诸如第一Y-多路复用器和感测放大器161和/或第二Y-多路复用器和感测放大器162和提供端电压的电源。

[0055] 在一些实施例，带单元R21包括由诸如第二金属层的相同导电层制成的第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL，其中，该导电层不同于用于形成电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2的导电层。在一些实施例中，用于制造第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL的导电层还可以用于字线WL。

[0056] 参考图3，P阱带图案PL设置在第一N阱带图案NL1和第二N阱带图案NL2之间并且沿着行方向延伸。在一些实施例中，字线WL、第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL在列方向上具有相同间距，但是本发明不限于此。

[0057] 在一些实施例中，第一N阱带图案NL1、P阱带图案PL和第二N阱带图案NL2在列方向上按这种顺序进行布置，并且设置在带区域110的相对侧上的两个位单元R22的字线WL之间。

[0058] 仍然参考图3，第一N阱带图案NL1和第二N阱带图案NL2分别通过通孔V1和V2电连接至电源图案Vdd，并且P阱带图案PL分别通过通孔V3和V4电连接至电源图案Vss1和Vss2。尽管未示出，但是第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL电连接至外围电路，诸如提供端电压的诸如电源。

[0059] 下文中，将参照图4B和图4D更详细地描述位单元R22，并且稍后将参照图5A至图6B更详细地描述带单元R21。

[0060] 图4A示出了根据本发明的实施例实施为位单元R22的静态随机存取存储器(SRAM)单元的电路图。图4B示出了位单元R22的布局，其中，在图4A中示出了该位单元电路图。图4C示出了图4B中所示的位单元R22的简化布局，其中，为了便于描述，省略了其中的一些层。图4D示出了位单元R22和带单元R21的示图。

[0061] 参考附图，位单元R22是6晶体管(6T)SRAM单元，并且包括交叉耦合的第一反相器和第二反相器、以及第一传输门晶体管PG1和第二传输门晶体管PG2，其中，第一反相器包括第一上拉晶体管PU1和第一下拉晶体管PD1并且第二反相器包括第二上拉晶体管PU2和第二下拉晶体管PD2。

[0062] 传输门晶体管PG1和PG2的源电极分别耦合至位线BL和互补位线BLB；传输门晶体管PG1和PG2的栅电极耦合至字线WL。第一上拉晶体管PU1、第一传输门晶体管PG1、第一下拉晶体管PD1的漏电极彼此电连接。第二上拉晶体管PU2、第二传输门晶体管PG2和第二下拉晶体管PD2的漏电极彼此电连接。第一下拉晶体管PD1和第二下拉晶体管PD2的源电极分别连接至电源Vss1和Vss2。第一上拉晶体管PU1和第二上拉晶体管PU2的源电极连接至电源Vdd。

[0063] 如图4B和图4C所示，位单元R22形成在由边界B所限定的区域中并且包括三个阱，其中，该三个阱是位于其中心的N型阱Nwell和位于N型阱Nwell相对侧的第一P型阱和第二P型阱Pwell。在图4C中，仅标记出N型阱Nwell的边界。本领域技术人员应该理解，第一P型阱Pwell和第二P型阱Pwell占用位单元R22A的剩余区域。

[0064] 参照图4B和图4C，位单元包括均沿着列方向延伸的半导体鳍F。半导体鳍F包括通过诸如浅沟槽隔离件(STI)(未示出)的绝缘层彼此分离的有源区，其中，在该有源区中形成有位单元R22/R22A的晶体管。

[0065] 位单元R22的第一传输门晶体管PG1和第一下拉晶体管PD1的源极区域、漏极区域和沟道区域由第一P型阱Pwell中的半导体鳍F制成。第二传输门晶体管PG2和第二下拉晶体管PD2的源极、漏极和沟道区域由第二P型阱Pwell中的半导体鳍F制成。第一上拉晶体管PU1的源极、漏极和沟道区域和第二上拉晶体管PU2的源极、漏极和沟道区域由N型阱Nwell中的半导体鳍F制成。

[0066] 如图4B和图4C所示，位单元R22包括第一栅电极层P1，该第一栅电极层包括位于第一传输门晶体管PG1的沟道区上方的第一部分和第二上拉晶体管PU2和第二下拉晶体管PD2的沟道区上方的第二部分。此外，位单元R22进一步包括栅电极层P2，该第二栅电极层P2包括位于第二传输门晶体管PG2的沟道区上方的第三部分和位于第一上拉晶体管PU1和第一下拉晶体管PD1的沟道区上方的第四部分。第一栅电极层P1和第二栅电极层P2在列方向上的间距PP包括第一栅电极层P1和第二栅电极层P2中的一个的宽度和第一栅电极层P1和第二栅电极层P2在列方向上的距离。尽管未示出，但是相同的位单元区域120中的其他位单元的栅电极层在列方向上重复地设置并具有间距PP。栅电极层P1和P2的材料可以是多晶硅、多晶硅与硅化物、Al、Cu、W、Ti、Ta、TiN,、TaN、TiW、WN、TiAl、TiAlN、TaC、TaCN和TiSiN，或者任何其他合适的导电材料。

[0067] 如图4D所示，在相同列中的共享列边界的两个位单元R22中的一个基于两个位单元R22之间的边界关于另一位单元R22进行翻转，并且在相同行中的共享列边界的两个位单元R22中的一个基于两个位单元R22之间的边界关于另一位单元R22进行翻转。具有不同定向的字母“F”表示位单元R22关于彼此的相对定向。尽管两个位单元R22在列方向上设置在每个带单元R21的相对侧的每一侧上，但是设置在每个带单元R21的相同侧上的位单元R22的数量不限于两个并且例如可以多于两个，例如，4个、16个、32个、128个、256个或者更多个。

[0068] 图5A示出了图3中的带单元R21的具体布局。为了便于描述，除了省略了用于形成电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2的层；用于形成第一N阱带图案NL1和第二N带阱图案NL2以及P阱带图案PL的层以及这两层之间的通孔V1-V4之外，图5B示出了与图5A中所示布局的基本相同的布局。图5C示出了带单元R21的区域。图5D示出了沿着图5B和图5C中的线V-V’所截取的包括阱和阱拾取区域的衬底的截面图。图5E示出了带单元R21的区域。

[0069] 在带单元R21中，相应的半导体鳍F在列方向上彼此对准并且还与位单元R22(在图4B和图4C中所示)中的相应的半导体鳍F对准。尽管通过与用于位单元R22中的半导体鳍F的图例不同的图例来表示带单元R21中的半导体鳍F，但是带单元R21和位单元R22中的所有的半导体鳍F通过相同工艺利用相同材料形成在相同的层级上。

[0070] 带单元R21中的半导体鳍F不能用于形成晶体管。然而，即使基于带单元R21中的半导体鳍F形成晶体管，但是与位单元R22中晶体管不同，这晶体管不用于存储数据。为了方便，带单元R21中的半导体鳍F将描述为伪半导体鳍。在一些实施例，带单元R21中的伪半导体鳍在列方向上与相同列的位单元R22中的半导体鳍F对准。然而，带单元R21中的半导体鳍F的长度可以与位单元R22中的半导体鳍的长度相同或不同。

[0071] 在带单元R21中，栅电极层PO设置为与位单元R22的第一栅电极层P1和第二栅电极P2平行(在图4B和图4C中所示)，并且沿着行方向延伸。尽管通过与用于位单元R22中的第一栅电极层P1和第二栅电极层P2的图例不同的图例来表面带单元R21中的栅电极层PO，但是带单元R21中的所有栅电极层PO和位单元R22中的所有栅电极层P1和P2通过相同工艺利用相同材料形成在相同层级上。尽管带单元R21中的每个栅电极层PO是单个连续层，但是本发明不限于此。在其他实施例中，一个或多个栅电极层PO中的每个都包括彼此对准但是在行方向上分隔开的两个或多个部分。由于与位单元R22中的栅电极层不同地，带单元R21中的栅电极层PO不用于形成要存储数据的晶体管，所以带单元R21中的栅电极层PO是在列方向上通过间距PP重复地设置的伪栅电极层，使得可以抑制由于半导体器件100的各个位单元区域120中的工艺变化而产生的作用。

[0072] 尽管在附图中没有示出，但是在列方向上，设置在带单元R21的相对侧上的两个位单元R22的栅电极层P1和P2以及带单元R21中的伪栅电极层PO重复地布置为具有相同间距PP。

[0073] 在本发明中，在一个方向上重复地布置的多个图案表示多个图案基于在一个方向上的预定间距周期性地进行定位，但是在与该一个方向垂直的另一方向上的每个图案的长度/宽度可以彼此相同或彼此不同。

[0074] 尽管在图5B中仅标记出两个相邻的伪栅电极层之间一个间距PP，但是在一些实施例，任何其他的两个相邻的栅电极层之间的间距与该间距PP相同。另外，尽管未示出，但是位单元R22的栅电极P1或P2以及与位单元R22的栅电极P1或P2相邻的伪栅电极PO也具有与间距PP相同的间距。

[0075] 现在参考图5B至图5D，带单元R21划分为区域501至区域508、区域511、区域512、和区域520。在一些实施例，区域504、区域502、区域520、区域501、和区域503在列方向上以该顺序进行布置，并且表示带单元R21中的N型阱Nwell。区域504与邻近于带单元R21的一个位单元R22中的N型阱Nwell(图3、图4B和图4C中所示)直接接触并对准；并且区域503与邻近于带单元R21的另一位单元R22中的N型阱Nwell(图3、图4B和图4C中所示)直接接触并对准。在这种情况下，相同列中的带单元R21的N型阱Nwell和位单元R22的N型阱Nwell形成一个完整的N型阱。尽管在附图中没有示出，但是剩余的区域505至区域508、区域511和512表示P型阱。带单元R21中的P型阱在列方向上与相邻位单元R22的P型阱Pwell(在图4B和图4C中所示)连接并对准。

[0076] 在一些实施例中，N型阱Nwell中的区域501和502是重掺杂有N型杂质的N阱拾取区域，并且P型阱中的区域511和512是重掺杂有P型杂质的P型拾取区域。

[0077] 在一些实施例中，N阱拾取区域501和502以及P阱拾取区域511和512围绕带单元R21的中心区域。

[0078] 在一些实施例中，N型阱Nwell中的区域520在列方向上设置在N阱拾取区域501和502之间并且在行方向上还设置在P阱拾取区域511和512之间，当区域511、区域512、和区域
520作为整体重掺杂有P型杂质时，该区域520在形成P阱拾取区域511和512期间重掺杂有与P型杂质相反的杂质。因为区域520的相反掺杂，所以与其他非反向掺杂相比，阱接触电阻和/或阱薄片电阻在区域520中相对较大。在一些实施例中，相反掺杂区域520中的P型掺杂剂的掺杂浓度大于N型阱Nwell中的N型掺杂剂的掺杂浓度。例如，相反掺杂区域520中的P型掺杂剂的掺杂浓度是N型阱Nwell中的N型掺杂剂的一阶或更高阶掺杂浓度。

[0079] 在本发明中，重掺杂的区域(诸如N阱拾取区域/P阱拾取区域)指的是阱的顶部处的区域，该区域具有的掺杂浓度是在重掺杂之前(或者阱区域的没有达到重掺杂的底部)的阱区域中掺杂浓度的至少一阶或更高阶。

[0080] 阱拾取区域501和502通过位于其间的接触件电连接至电源图案Vdd并且P阱拾取区域511和512通过位于其间的接触件(未示出)分别地电连接至电源图案Vss1和Vss2。参考图5A，电源图案Vdd通过位于其间的通孔V1和V2分别地电连接至第一N型阱带图案NL1和第二N型阱带图案NL2，并且电源Vss1和Vss2分别地通过位于其间通孔V3和V4电连接至P型阱带图案PL。这样，第一N型阱带图案NL1和第二N型阱带图案NL2以及电源Vdd至少通过N阱拾取区域501和502电连接至N型阱，并且P型阱带图案PL以及电源图案Vss1和Vss2至少通孔P阱拾取区域511和512电连接至P型阱。

[0081] 参考图5B，带单元R21的宽度在列方向上为栅电极层P1、P2(在图4B和图4C中示出的P1和P2)和PO的间距PP的N倍(N为整数)，但是本发明不限于此。

[0082] 在一些实施例中，N型阱拾取区域501和502中的每个的伪半导体鳍F在列方向上的长度为2倍间距2PP并且N型阱拾取区域501和502中的每个在列方向上的宽度大于2倍间距2PP并且小于4倍间距4PP。在一些实施例中，N型阱拾取区域501和502中的每个都包括在其上延伸的两个或多个伪栅电极层PO。

[0083] 仍然参照图5B，在一些实施例中，P型阱拾取区域511和512中的伪半导体鳍F在列方向上的长度是3倍间距3PP，并且P型阱拾取区域511和512在列方向上的宽度大于3倍间距3PP并且小于5倍间距5PP。在一些实施例中，P型阱拾取区域511和512包括在其上延伸的4倍或更多倍伪栅电极层PO。

[0084] 在一些实施例中，P型阱拾取区域511和512在列方向上的宽度大于N型阱拾取区域501和502中的每个在列方向上的宽度。因为P型阱拾取区域511和512在列方向上的宽度相对于N型阱拾取区域501和502或者相对于具有用于P型阱拾取区域的相对较小宽度的比较示例而增加，所以降低了P阱拾取区域的阱接触电阻和/或阱薄片电阻。另外，两个N型阱拾取区域501和502设置P型阱拾取区域511和512的相对侧上，与仅使用一个N型阱拾取区域的比较示例相比较，增加了N型阱拾取区域的总面积。因此，减小了N阱拾取区域的阱接触电阻和/或阱薄片电阻。根据一些实施例，与比较示例相比较，N型阱拾取区域501和502以及P型阱拾取区域511和512具有减小的阱接触电阻和/或减小的阱薄片电阻，可以抑制或防止诸如半导体器件100的闩锁的故障或性能劣化。

[0085] 第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL的布局不限于图5A中所示的布局。例如，具有相同宽度的第一N阱带图案NL1、P阱带图案PL、和第二N阱带图案NL2在带单元R21的整个区域中沿着列方向均匀地分布。根据一些实施例，位单元R22的字线WL(图3和图4B中所示)、具有相同宽度的第一N阱带图案NL1、P阱带图案PL和第二N阱带图案NL2在位单元R22和带单元R21的组合区域中沿着列方向均匀地分布。

[0086] 由于带单元R21在列方向上的宽度大于3倍位单元R22在列方向上的宽度，所以在列方向上对第一N阱带图案NL1、P阱带图案PL和第二N阱带图案NL2进行布线的可用宽度大于3倍每个位单元R22的字线宽度。因此，在一些实施例中，位单元R22的字线WL在列方向上的宽度小于第一N阱带图案NL1、P阱带图案PL和第二N阱带图案NL2中的每个在列方向上的宽度。

[0087] 仍然参照图5B，在一些实施例中，在边缘区域503和504中的伪半导体鳍F在列方向上的长度在2倍2PP至2.5倍2.5PP之间。边缘区域503和504包括在其上延伸的3个或更多个伪栅电极层PO。

[0088] 在一些实施例中，带单元R21在列方向上的宽度为16倍间距16PP，但是本发明不限于此。

[0089] 带单元R21的剩余P型阱区域中的伪半导体鳍F和伪栅电极层PO的结构描述可以参考在行方向上与其邻近的N型阱区域中的伪半导体鳍F和伪栅电极层PO的结构的描述，因此省略其描述以避免冗余。

[0090] 尽管图5B和图5C示出了N阱拾取区域501和502相对于P型阱拾取区域511和512对称地进行设置或者相对于包括P型阱拾取区域511和512以及相反掺杂区域520的组合区域对称地进行设置，但是本发明不限于此。

[0091] 在一些实施例中，由于通过工艺误差所导致的形成P型阱拾取区域511和512以及相反掺杂区域520而重掺杂的P型杂质的注入窗口的平移、扭曲或扩大，N阱拾取区域501和502相对于P型阱拾取区域511和512非对称地设置，或者相对于包括P型阱拾取区域511和
512以及相反掺杂区域520的组合区域非对称地设置。例如，如图5E所示，朝向N阱拾取区域
501平移P型阱拾取区域511和512以及相反掺杂区域520，从而导致N阱拾取区域502具有通过区域502与相反掺杂区域520的重叠区域所表示的相反掺杂部分。然而，由于N型阱拾取区域502不受影响，所以由于相反掺杂所导致的整个N型阱拾取区域的有效区域的变化相对较小。因此，根据一些实施例，带单元R21仍然可以有效地防止或抑制沿着列方向的电压降落。

[0092] 另一方面，如果N阱拾取区域中的一个被省略并且形成P型阱拾取区域511和512以及相反掺杂区域520而重掺杂的P型杂质的注入窗口的平移、扭曲或扩大减小了剩余一个N阱拾取区域的有效面积，则由于剩余的N阱拾取区域中的阱接触电阻和/或阱薄片电阻的增大，这样的带单元不能有效地防止或抑制沿着列方向的电压降落。

[0093] 由于本发明中的带单元包括分别连接至第一N阱带图案NL1和第二N阱带图案NL2的两个N型阱拾取区域501和502，所以即使形成N阱拾取区域501和502而重掺杂的N型杂质的注入窗口或者形成P型阱拾取区域511和512而重掺杂的P型杂质的注入窗口被平移、扭曲或者扩大，以导致N型阱拾取区域501和502的一个与包括P型阱拾取区域511和512以及相反掺杂区域520的组合区域部分地或完全地重叠，N型阱拾取区域501和502中的另一个与P型阱拾取区域511和512以及相反掺杂区域520也不重叠。因此，电源图案Vdd和第一N阱带图案NL1和第二N阱带图案NL2中的一个仍然通过位于其间的通孔或接触件电连接至N阱拾取区域501和502的一个。

[0094] 如上所述，如果仅一个N阱拾取区域提供给带单元，并且如果形成N阱拾取区域而重掺杂的N型杂质的注入窗口或者形成P型阱拾取区域而重掺杂的P型杂质的注入窗口被平移、扭曲或者扩大，以导致唯一的N阱拾取区域与组合区域部分重叠或完全重叠，其中，组合区域包括P型阱拾取区域和位于P型阱拾取区域之间的相反掺杂的区域，则唯一的N阱拾取区域由于相反掺杂而具有增大的电阻，从而降低了防止或抑制沿着列方向的电压降落的效率。在这种情况下，相对较大数量的带单元用于相同列的位单元，导致制造位单元的半导体器件的面积的较低使用效率。

[0095] 然而，根据本发明，因为当降低阱接触电阻和阱薄片电阻时，每个带单元可以为相同列中的更多位单元提供阱拾取，所以尽管额外的面积用于实施两个N阱拾取区域并且实施相对较宽的P阱拾取区域，但是减少了相同列中的带单元数量。因此，减少了用于制造整个列中的带单元的总面积。例如，在一个实施例中，一个带单元R21可以从用于64个位单元增加至用于128个位单元，其中，在仅包括一个N阱拾取区域的比较示例中一个带单元用于64个位单元。因此，更多面积可用于制造位单元，以增加半导体器件的存储容量。

[0096] 在以上所述的实施例中，位单元R22的字线WL、第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL由相同导电层制成，例如第二金属层。然而，本发明不限于此。在其他实施例中，位单元R22的字线WL由与用于制造第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL的导电层不同的导电层形成。例如，位单元R22的字线WL由第二金属层之上的第三金属层制成，并且第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL由第二金属层制成，反之亦然。

[0097] 图6A示出了图3中的带单元R21的另一布局。为了便于描述，除了省略了用于形成电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB、和电源图案Vss2的层，用于形成第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL的层，以及位于这两层之间的通孔V1-V4之外，图6B示出了与图6A中所示的布局基本相同的布局。图6C示出了带单元R21的区域。图6D示出了沿着图6B和图6C中的线VI-VI’截取的包括多个阱和多个阱拾取区域的衬底的截面图。图6E示出了带单元R21的区域。

[0098] 参考图6A至图6C，带单元R21的布局另外地包括伪栅电极层PO61，该伪栅电极层PO61插入N阱拾取区域501与包括有P阱拾取区域511、512和相反掺杂区域520的组合区域之间。此外，伪栅电极层PO62插入N阱拾取区域502与包括有P阱拾取区域511、512和相反掺杂区域520的组合区域之间。N阱拾取区域501通过区域509与相反掺杂区域520间隔开，其中，该区域509为带单元R21的N型阱Nwell的一部分；N阱拾取区域502通过区域510与相反掺杂区域520间隔开，其中，该区域510为带单元R21的N型阱Nwell的一部分。

[0099] 在一些实施例中，带单元R21在列方向上的宽度是18倍间距18PP，但是本发明不限于此。在其他实施例中，两个或多个栅电极层可以插入N阱拾取区域501和包括有P阱拾取区域511和512以及相反掺杂区域520的组合区域之间，并且插入N阱拾取区域502和包括有P阱拾取区域511和512以及相反掺杂区域520的组合区域之间。

[0100] 尽管图6B和图6C示出了N阱拾取区域501和502相对于P型阱拾取区域511和512对称地设置，但是本发明不限于此。在其他实施例中，由于工艺误差导致的形成N阱拾取区域501和502而重掺杂的N型杂质的注入窗口或者形成包括有P阱拾取区域511和512以及相反掺杂区域520的组合区域而重掺杂的P型杂质的注入窗口的平移、扭曲、或者扩大，所以N阱拾取区域501和502相对于P型阱拾取区域511和512非对称地设置或者相对于包括有P阱拾取区域511和512以及相反掺杂区域520的组合区域而非对称地设置。例如，因为附加区域
509和510，所以即使如图6E所示，朝向N阱拾取区域502平移形成P阱拾取区域511和512而重掺杂的P型杂质的注入窗口，相反掺杂区域520也与附加区域510重叠，但是不可能与N阱拾取区域502重叠。因此，通过或者没有注入窗口的位置改变，N阱拾取区域501和502不受影响。

[0101] 图6A至图6E的其他描述可以参照图5A至图5E的描述，因此将省略其描述以避免冗余。

[0102] 图7示出了图1中的区域R1的另一放大示图。为了便于描述，在图7中示出了区域R1中的选择层，但是根据本发明的实施例的半导体器件100包含附加层。

[0103] 参考图1和图7，上边缘单元区域131包括P型阱Pwell，带单元区域110和位单元区域120包括沿着行方向交替地配置的P型阱Pwell和N型阱Nwell，并且下边缘单元区域132包括P型阱Pwell。带单元区域110和位单元区域120中的P型阱Pwell、和上边缘单元区域131和下边缘单元区域132中的P型阱Pwell形成连续的整体形状，其中，带单元区域110和位单元区域120的具有带状结构的N型阱Nwell在行方向上彼此分隔开。在一些实施例中，相同列中的N型阱Nwell通过设置在带区域110中的P型阱Pwell的部分彼此分隔开。在这种情况下，在每列中，半导体器件100包括多个N型阱，而不是如图2所示的示例中的一个整体的N型阱Nwell。

[0104] 尽管未示出，但是根据其他实施例，上边缘单元区域131包括N型阱，带单元区域110和位单元区域120包括沿着行方向交替地配置的P型阱和N型阱，并且下边缘单元区域
132包括N型阱。带单元区域110和位单元区域120中的N型阱、和上边缘单元区域131和下边缘单元区域132中的N型阱形成一个连续的整体形状，其中，带单元区域110和位单元区域
120的具有带状结构的P型阱在行方向上彼此分隔开。在一些实施例中，相同列中的P型阱通过设置在带区域110中的N型阱的部分彼此分隔开。在这种情况下，在每列中，半导体器件
100包括多个P型阱Pwell。

[0105] 图8示出了图1中的区域R2的另一放大图。为了便于描述，在图8中示出了区域R2中的选择层，但是根据本发明的实施例的半导体器件100包含在图8中未示出的附加层。

[0106] 除了带单元R21’中的中心区域是P型阱Pwell(该P型阱Pwell在列方向上将多个N型阱Nwell彼此分离并且在行方向上将多个P型阱Pwell彼此连接)之外，在图8中所示的区域R2基本上与图3中所示的区域相同。图8中的其他描述可以参考图3的描述，因此省略其描述以避免冗余。

[0107] 图9A示出了图8中的带单元R21’的详细布局。为了便于描述，除了省略用于形成电源图案Vss1、位线BL、电源图案Vdd、互补位线BLB和电源图案Vss2的层；用于形成第一N阱带图案NL1和第二N阱带图案NL2以及P阱带图案PL的层和这两层之间的通孔V1-V4之外，图9B示出了与图9A中基本上相同的布局。图9C示出了带单元R21’的区域。图9D示出了沿着图9B和9C的线IX-IX’所截取的包括有多个阱或多个阱拾取区域的衬底的截面图。图9E示出了带单元R21’的区域。

[0108] 在带单元R21’中，基于P型阱区域的P型阱拾取区域511’完全地将N型阱拾取区域501和502彼此分离，并且在行方向上的带单元R21’的边缘之间连续地延伸。在这种情况下，带单元R21’包括一个完整的P阱拾取区域，该完整的P阱拾取区域形成在与P阱拾取区域511和512以及相反掺杂区域520相对应的区域中。由于P型阱在行方向上的带单元R21’的边缘之间连续的延伸，所以在带单元R21’中不存在图5A至图5C中所示的示例中的相反掺杂区域
520。

[0109] 参考图9B，在一些实施例中，P型阱拾取区域511’中的伪半导体鳍F在列方向上的长度为3倍间距3PP，并且P型阱拾取区域511’在列方向上的宽度大于5倍间距5PP并小于7倍间距7PP，例如，6倍间距6PP。在一些实施例中，P型阱拾取区域511’包括在其上延伸的6个或更多个伪栅电极层PO。

[0110] 与图9A至图9C中的示例类似地，带单元R21’附加地包括伪栅电极层PO61，插入在N阱拾取区域501和P阱拾取区域511’上方延伸的伪栅电极层PO之间。此外，伪栅电极层PO62插入在N阱拾取区域502和P阱拾取区域511’上方延伸的伪栅电极层PO之间。N阱拾取区域501通过区域509与P阱拾取区域511’分隔开，并且N阱拾取区域502通过区域510与P阱拾取区域511’分隔开，其中，区域509为带单元R21’的N型阱Nwell的部分，以及区域510为带单元R21’的N型阱Nwell的部分。

[0111] 尽管在图9A至图9C中未示出，但是可以省略插入在N阱拾取区域501和P阱拾取区域511’上方延伸的伪栅电极层PO之间的伪栅电极层PO61和插入在N阱拾取区域502和P阱拾取区域511’上方延伸的伪栅电极层PO之间的伪栅电极层PO62，使得带单元R21’在列方向上的宽度减小。

[0112] 在一些实施例中，P阱拾取区域511’在列方向上的宽度大于N阱拾取区域501和502中的每个在列方向上的宽度。因为P阱拾取区域511’在列方向上的宽度相对于N阱拾取区域501和502或者相对于用于P型阱拾取区域的相对较小宽度的比较示例而增加，所以降低了P型阱拾取区域的阱接触电阻和/或阱薄片电阻。另外，两个N阱拾取区域501和502设置在P阱拾取区域511’的相对侧上，与仅使用一个N型阱拾取区域的比较示例相比较，增大了N阱拾取区域511’的总面积。因此，减小了N阱拾取区域的阱接触电阻和/或阱薄片电阻。根据一些实施例，与比较示例相比较，N阱拾取区域501和502和P阱拾取区域511’具有减小的阱接触电阻和/或减小的阱薄片电阻，可以抑制或者防止诸如半导体器件100的闩锁的故障或性能劣化。

[0113] 在一些实施例中，带单元R21’在列方向上的宽度是20倍间距20PP，但是本发明不限于此。

[0114] 尽管图9B和图9C示出了N阱拾取区域501和502相对于P阱拾取区域511’对称地设置，但是本发明不限于此。在其他实施例中，由于通过工艺误差所导致的形成N阱拾取区域501和502而进行重掺杂N型杂质的注入窗口或形成P阱拾取区域511’而进行重掺杂P型杂质的注入窗口的平移、扭曲或放大，N阱拾取区域501和502相对于P阱拾取区域511’非对称地设置。例如，因为附加区域509和510，所以即使形成P型阱拾取区域511’而进行重掺杂P型杂质的注入窗口朝向图9D所示的N阱拾取区域502平移，相反掺杂区域与附加区域510重叠，但是不可能与N阱拾取区域502重叠。因此，通过或没有注入窗口的位置变化，N阱拾取区域501和502不受影响。

[0115] 根据其他实施例中，省略了附加的区域509和510。

[0116] 图9A至图9E的其他描绘可以参照图5A至图5E以及图6A至图6E的描述，因此，省略其描述以避免冗余。

[0117] 根据本发明，因为当减小阱接触电阻和阱薄片电阻时，每个带单元可以为相同列中的更大数量的位单元提供阱拾取，所以尽管额外的区域用于实施两个N阱拾取区域并且用于实施相对较宽的P阱拾取区域，但是减少了相同列中的带单元的数量。因此，减小了用于制造整个列中的带单元的总面积。例如，在一个实施例中，一个带单元R21’可以从用于64个位单元增加至用于128个位单元，其中，在仅包括一个N阱拾取区域的比较示例中的一个带单元用于64个位单元。因此，更多面积可用于制造位单元，以增加半导体器件的存储容量。

[0118] 在以上描述中，带单元R21(或带单元R21’)描述为位于相同列中的两个位单元R22之间。本发明不限于此。在其他实施例中，带单元R21(或带单元R21’)可以在列方向上设置为邻近最上部位单元或最下部位单元R22。除了仅一个位单元R22设置为邻近带单元R21(或带单元R21’)而不是两个位单元R22设置在带单元R21(或带单元R21’)的相对侧上之外，这种配置与参考图5A至图9E所描述的配置基本相同。因此，省略其描述以避免冗余。

[0119] 在其他实施例中，带单元R21(或带单元R21’)可以用作在列方向上的上边缘单元和/或下边缘单元。在这种情况下，省略了以上所述的上边缘单元区域131和下边缘单元区域132。

[0120] 在以上描述中，6T SRAM位单元示出为实施半导体器件100的位单元R22的示例。根据其他实施例，基于其他类型的位单元可以实施位单元R22，例如，该其他类型的位单元包括读传输门晶体管RPG和读下拉晶体管RPD的8T SRAM位单元，其中，图10A中示出的其电路图；或者双端口SRAM位单元，其中，图10B中示出了其电路图。本领域技术人员应该理解8T SRAM位单元和双端口SRAM位单元的布局，并且将省略其描述。

[0121] 在以上示例中，鳍式场效应晶体管(FinFET)描述为实施半导体器件中的晶体管。本发明不限于此。例如，可以基于诸如可以平面晶体管和全环栅晶体管的其他类型晶体管，在半导体器件中实施根据本发明的实施例的带单元。

[0122] 在以上示例中，例如在为存储器件的半导体器件中实施根据本发明的实施例的带单元。本发明不限于此。例如，可以在逻辑拾取用于向N型阱和/或P型阱提供偏置电压的其他类型的半导体器件中实施根据实施例的带单元。

[0123] 在一些实施例中，带单元的N阱拾取区域设置在带单元的一个或多个P型阱拾取区域的相对侧上。因此，即使存在例如通过工艺误差导致形成一个或多个P型阱拾取区域而进行重掺杂P型杂质的注入窗口的平移、扭曲、扩大，至少一个N阱拾取区域也没有受到影响。因此，与其他非反向掺杂区域相比，在区域520中的阱接触电阻和/或阱薄片电阻相对较大。
因此，根据一些实施例，带单元仍然可以有效地防止或抑制沿着列方向的电压降落。可以抑制或防止导致半导体器件故障或性能劣化的闩锁。

[0124] 在一些实施例中，因为与在带单元中仅实施一个N阱拾取区域的示例相比较，每个带单元能够也能够用于更多数量的位单元，所以尽管额外的区域用于实施设置在一个或多个P型阱拾取区域的相对侧上的N阱拾取区域，并且增加了带单元中的一个或多个P型阱拾取区域的宽度，但是减小了相同列中的所有带单元所需要的总面积。因此，更多面积可用于制作位单元以增大半导体器件的存储容量，从而提高半导体器件的存储容量。

[0125] 在一个实施例中，半导体器件，包括：第一阱，具有第一导电类型并且沿着第一方向延伸；第二阱和第三阱，具有第二导电类型并且在第二方向上设置在所述第一阱的相对侧上；位单元的第一阵列和位单元的第二阵列，设置在所述第一阱至所述第三阱上方；带单元，设置在所述第一阱至所述第三阱上方并且设置在所述第一阵列和所述第二阵列之间，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型并且设置在所述第一阱上方并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱的掺杂浓度；以及第三阱拾取区域和第四阱拾取区域，具有不同于所述第一导电类型的所述第二导电类型，并且分别设置在所述第二阱和所述第三阱上方，以及在所述第二方向上彼此分隔开，所述第三阱拾取区域和所述第四阱拾取区域的掺杂浓度大于所述第二阱和所述第三阱的掺杂浓度；第一导电图案和第二导电图案，分别电连接至所述第一阱拾取区域和所述第二阱拾取区域并且在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域和所述第四阱拾取区域并且在所述第三阱拾取区域和所述第四阱拾取区域上方延伸。在一个实施例中，所述第三阱拾取区域和所述第四阱拾取区域中的每个在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域中的每个在所述第一方向上的宽度。在一个实施例中，半导体器件进一步包括：第一电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，均在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第三导电图案。在一个实施例中，第一电源图案设置在所述第二电源图案和所述第三电源图案之间并且电连接至所述第一阵列和所述第二阵列的位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案电连接至所述第一阵列和所述第二阵列的位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；以及第三电源图案电连接至所述第一阵列和所述第二阵列的位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型。在一个实施例中，半导体器件进一步包括：第一位线在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。在一个实施例中，半导体器件进一步包括：栅电极层在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；以及伪栅电极层，在所述带单元中沿着所述第二方向延伸。所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。在一个实施例中，所述伪栅电极层进一步包括：多个第一伪栅电极层，在所述第一阱拾取区域上方延伸；多个第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及多个第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸。所述多个第三伪栅电极层中的每个设置在所述第一伪栅电极层和所述第二伪栅电极层之间并且在所述第三阱拾取区域和所述第四阱拾取区域上方延伸。在一个实施例中，所述伪栅电极层包括：第一伪栅电极层，在所述第一阱拾取区域上方延伸；第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及第四伪栅电极层，设置在所述第一阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间；以及第五伪栅电极层，设置在所述第二阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间。在一个实施例中，所述伪栅电极层包括：第一伪栅电极层，在所述第一阱拾取区域上方延伸；第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及第六伪栅电极层，设置在所述第一阱拾取区域与所述第一阵列之间；以及第七伪栅电极层，设置在所述第二阱拾取区域与所述第二阵列之间。在一个实施例中，半导体器件进一步包括：相反掺杂区域，设置在所述第一阱拾取区域和所述第二阱拾取区域之间并且设置在所述第三阱拾取区域和所述第四阱拾取区域之间。所述相反掺杂区域设置在所述第一阱上并且掺杂有所述第二导电类型，所述相反掺杂区域中的第二导电类型掺杂剂的掺杂浓度大于所述第一阱中的第一导电类型掺杂剂的掺杂浓度。

[0126] 在实施例中，所述第三阱拾取区域和所述第四阱拾取区域中的每个在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域中的每个在所述第一方向上的宽度。

[0127] 在实施例中，半导体器件进一步包括：第一电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，均在所述第一阵列、所述带单元和所述第二阵列上方沿着第一方向延伸，并且电连接至所述第三导电图案。

[0128] 在实施例中，第一电源图案，设置在所述第二电源图案和所述第三电源图案之间并且电连接至所述第一阵列和所述第二阵列的位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；以及第三电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型。

[0129] 在实施例中，半导体器件进一步包括：第一位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。

[0130] 在实施例中，半导体器件进一步包括：栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；以及伪栅电极层，在所述带单元中沿着所述第二方向延伸，其中，所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。

[0131] 在实施例中，所述伪栅电极层进一步包括：多个第一伪栅电极层，在所述第一阱拾取区域上方延伸；多个第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及多个第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及所述多个第三伪栅电极层中的每个，设置在所述第一伪栅电极层和所述第二伪栅电极层之间。

[0132] 在实施例中，所述伪栅电极层包括：第一伪栅电极层，在所述第一阱拾取区域上方延伸；第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及第四伪栅电极层，设置在所述第一阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间；以及第五伪栅电极层，设置在所述第二阱拾取区域与所述第三阱拾取区域和所述第四阱拾取区域之间。

[0133] 在实施例中，所述伪栅电极层包括：第一伪栅电极层，在所述第一阱拾取区域上方延伸；第二伪栅电极层，在所述第二阱拾取区域上方延伸；以及第三伪栅电极层，在所述第三阱拾取区域和所述第四阱拾取区域上方延伸，以及第六伪栅电极层，设置在所述第一阱拾取区域与所述第一阵列之间；以及第七伪栅电极层，设置在所述第二阱拾取区域与所述第二阵列之间。

[0134] 在实施例中，半导体器件进一步包括：相反掺杂区域，设置在所述第一阱拾取区域和所述第二阱拾取区域之间并且设置在所述第三阱拾取区域和所述第四阱拾取区域之间，其中，所述相反掺杂区域设置在所述第一阱上并且掺杂有所述第二导电类型，所述相反掺杂区域中的第二导电类型掺杂剂的掺杂浓度大于所述第一阱中的第一导电类型掺杂剂的掺杂浓度。

[0135] 在一个实施例中，半导体器件包括：第一阱和第二阱，具有第一导电类型并且在第一方向上彼此分隔开；第三阱，具有第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、以及将所述第一部分和所述第二部分彼此连接并且设置在所述第一阱和所述第二阱之间的第三部分；位单元的第一阵列，设置在所述第一阱和所述第三阱的第一部分和第二部分上方；位单元的第二阵列，设置在所述第二阱和所述第三阱的第一部分和第二部分上方；带单元，设置在所述第一阱、所述第二阱、和所述第三阱上方并设置在所述第一阵列和所述第二阵列之间，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；第一导电图案和第二导电图案，电连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸。在一个实施例中，半导体器件进一步包括：第一电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第三导电图案。在一个实施例中，所述第一电源图案设置在第二电源图案和所述第三电源图案之间并且电连接至所述第一阵列和所述第二阵列的位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；第三电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型。所述半导体器件还包括：第一位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。在一个实施例中，所述第三阱拾取区域在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域在所述第一方向上的宽度。在一个实施例中，半导体器件进一步包括：栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；伪栅电极层，在所述带单元中沿着所述第二方向延伸。所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。

[0136] 在实施例中，半导体器件进一步包括：第一电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第三导电图案。

[0137] 在实施例中，所述第一电源图案设置在第二电源图案和所述第三电源图案之间并且电连接至所述第一阵列和所述第二阵列的位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；第三电源图案，电连接至所述第一阵列和所述第二阵列的位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型；以及所述半导体器件还包括：第一位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线，在所述第一阵列、所述带单元和所述第二阵列上方沿着所述第一方向延伸，并且电连接至所述第一阵列和所述第二阵列的位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。

[0138] 在实施例中，所述第三阱拾取区域在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域在所述第一方向上的宽度。

[0139] 在实施例中，半导体器件进一步包括：栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；伪栅电极层，在所述带单元中沿着所述第二方向延伸，其中，所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。

[0140] 在一个实施例中，半导体器件包括：第一阱和第二阱，具有第一导电类型，并且在第一方向上彼此分隔开；第三阱，具有第二导电类型，并且包括设置在所述第一阱和所述第二阱的一侧上的第一部分、设置在所述第一阱和所述第二阱的另一侧上的第二部分、和将所述第一部分和所述第二部分彼此连接并且将所述第一阱和所述第二阱彼此分离的第三部分；位单元，设置在所述第一阱以及所述第三阱的第一部分和第二部分上方；带单元，设置在所述第一阱、所述第二阱和所述第三阱上方，所述带单元包括：第一阱拾取区域和第二阱拾取区域，具有所述第一导电类型，分别设置在所述第一阱和所述第二阱上方，并且在所述第一方向上彼此分隔开，所述第一阱拾取区域和所述第二阱拾取区域的掺杂浓度大于所述第一阱和所述第二阱的掺杂浓度；以及第三阱拾取区域，具有所述第二导电类型，设置在所述第三阱上方并且设置在所述第一阱拾取区域和所述第二阱拾取区域之间，所述第三阱拾取区域的掺杂浓度大于所述第三阱的掺杂浓度；第一导电图案和第二导电图案，连接至所述第一阱拾取区域和所述第二阱拾取区域，并且分别在所述第一阱拾取区域和所述第二阱拾取区域上方延伸；以及第三导电图案，电连接至所述第三阱拾取区域，并且在所述第三阱拾取区域上方延伸。所述位单元仅设置在所述带单元的一侧上。在一个实施例中，半导体器件进一步包括：第一电源图案，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述第三导电图案。在一个实施例中，所述第一电源图案设置在所述第二电源图案和所述第三电源图案之间并且电连接至所述位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案，电连接至所述位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；第三电源图案，电连接至所述位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型。所述半导体器件还包括：第一位线，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。在一个实施例中，所述第三阱拾取区域在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域中的每个在所述第一方向上的宽度。在一个实施例中，半导体器件进一步包括：栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；伪栅电极层，在所述带单元中沿着所述第二方向延伸。所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。

[0141] 在实施例中，半导体器件进一步包括：第一电源图案，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述第一导电图案和所述第二导电图案；以及第二电源图案和第三电源图案，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述第三导电图案。

[0142] 在实施例中，所述第一电源图案设置在所述第二电源图案和所述第三电源图案之间并且电连接至所述位单元的第一晶体管和第二晶体管的源极区域，其中，所述第一晶体管和所述第二晶体管的源极区域具有所述第二导电类型；第二电源图案，电连接至所述位单元的第三晶体管的源极区域，其中，所述第三晶体管的源极区域具有所述第一导电类型；第三电源图案，电连接至所述位单元的第四晶体管的源极区域，其中，所述第四晶体管的源极区域具有所述第一导电类型；以及所述半导体器件还包括：第一位线，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述位单元的第五晶体管的源极区域，其中，所述第五晶体管的源极区域具有所述第二导电类型；以及第二位线，在所述位单元和所述带单元上方沿着所述第一方向延伸，并且电连接至所述位单元的第六晶体管的源极区域，其中，所述第六晶体管的源极区域具有所述第二导电类型。

[0143] 在实施例中，所述第三阱拾取区域在所述第一方向上的宽度大于所述第一阱拾取区域和所述第二阱拾取区域中的每个在所述第一方向上的宽度。

[0144] 在实施例中，半导体器件进一步包括：栅电极层，在所述第一阵列和所述第二阵列中沿着所述第二方向延伸；伪栅电极层，在所述带单元中沿着所述第二方向延伸，其中，所述栅电极层和所述伪栅电极层设置在相同层级上并且由相同材料制成。

[0145] 以上所述的术语“实施例”或“多个实施例”不是指相同实施例或多个相同实施例，并且提供该术语以强调不同于多个其他实施例或多个实施例的特定特征或特点。本领域技术人员应该理解，除非提供了相对或相反描述，否则以上所述的“实施例”或“多个实施例”应该被视为通过彼此全部或部分结合能够实施。

[0146] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

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