Multiport ram circuit
专利汇可以提供Multiport ram circuit专利检索，专利查询，专利分析的服务。并且PURPOSE: To suppress the drop of a CPU execution speed by delaying the transfer of parallel data to a buffer register part when a DRAM part is accessed by a microcomputer.
CONSTITUTION: A buffer register part 5 for temporarily storing display data or the like transferred from a DRAM part 3 under control by a DRAM controller part 2 is connected between the DRAM part 3 and a P-S conversion part 4. When the DRAM part consists of 1K bits of 4-bit unit for instance, the buffer register part 5 is constituted of four 256-bit registers. Differently from a transfer timing signal (DT
1 signal) for transferring parallel data to the P-S conversion part 4, a transfer timing signal (DT
2 signal) for temporarily storing the parallel data in the buffer register part 5 by the controller part 2 is delayed by an optional time, e.g. a DRAM part accessing time based upon a CPU 1. Consequently, the drop of the CPU execution time can be suppressed without waiting the CPU.
COPYRIGHT: (C)1988,JPO&Japio，下面是Multiport ram circuit专利的具体信息内容。
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