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在编程期间预充电之后通过虚拟字线的延迟斜升来减少干扰

阅读：630发布：2020-05-08

专利汇可以提供在编程期间预充电之后通过虚拟字线的延迟斜升来减少干扰专利检索，专利查询，专利分析的服务。并且一种用于减少存储器设备中的选择栅极晶体管和虚拟存储器单元的干扰的存储器设备和相关技术。在一种方法中，在编程循环的预充电阶段之后，相对于编程循环的编程阶段中的数据字线的电压的斜升，延迟虚拟字线的电压的斜升。在整个预充电阶段和编程阶段中，在第二虚拟存储器单元的电压保持在升高的电平的同时，另一种可能的方法延迟了第一虚拟存储器单元的斜升。在另一方面，当选择的数据存储器单元相对靠近存储器串的源极端时使用干扰对策，而当选择的数据存储器单元相对靠近存储器串的漏极端时逐步停止干扰对策。，下面是在编程期间预充电之后通过虚拟字线的延迟斜升来减少干扰专利的具体信息内容。

权利要求

1.一种装置，包括：
NAND串(NS1、NS2、700n-703n、710n-713n、720n-723n、730n-733n)，所述NAND串包括在所述NAND串的漏极端(615)处的漏极端选择栅极晶体管(717、737、757、777)、选择的数据存储器单元(704、724、744、764)、未选择的数据存储器单元(705-714、725-734、745-754、765-
774)和与所述漏极端选择栅极晶体管相邻的第一虚拟存储器单元(716、736、756、776)；
位线(BL0-BL3)，所述位线连接到所述漏极端；和
控制电路(110、122、132)，所述控制电路被配置为在用于所述选择的数据存储器单元的编程循环中：
执行预充电阶段(1590)，其中所述位线具有正电压并且所述漏极端选择栅极晶体管处于导电状态；以及
在所述预充电阶段之后执行编程阶段(1591)，其中在将编程脉冲(1500d)施加到所述选择的数据存储器单元之前，当所述选择的数据存储器单元在所述NAND串中的位置在与所述NAND串的源极端(613)相邻的存储器单元的子集(890)中时，所述第一虚拟存储器单元的电压(1560c、1560d、1570c、1570g)的斜升的开始是在所述未选择的数据存储器单元的电压(1500b)的斜升的开始之后。
2.根据权利要求1所述的装置，其中：
当所述选择的数据存储器单元在所述NAND串中的所述位置在与所述NAND串的所述漏极端相邻的存储器单元的子集(891)中时，所述第一虚拟存储器单元的所述电压(1520b、
1530b、1540c)的所述斜升的所述开始与所述未选择的数据存储器单元的所述电压的所述斜升的所述开始同时进行。
3.根据权利要求1或2所述的装置，其中：
所述第一虚拟存储器单元的所述电压的所述斜升的速率(rdd0)低于所述未选择的数据存储器单元的所述电压的所述斜升的速率(rWLdata)。
4.根据权利要求1至3中任一项所述的装置，其中：
当所述选择的数据存储器单元距离所述NAND串的所述漏极端较远时，所述第一虚拟存储器单元的所述电压的所述斜升的所述开始与所述未选择的数据存储器单元的所述电压的所述斜升的所述开始之间的延迟(tdd0、tdd1)较大。
5.根据权利要求1至4中任一项所述的装置，还包括：
与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中所述控制电路被配置为，在所述编程阶段中在所述第一虚拟存储器单元的所述电压的所述斜升的所述开始之前并且在所述未选择的数据存储器单元的所述电压的所述斜升的所述开始之后，开始所述第二虚拟存储器单元的电压(1560c)的斜升。
6.根据权利要求1至5中任一项所述的装置，还包括：
与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中所述控制电路被配置为，在所述编程阶段中为所述第一虚拟存储器单元的所述电压提供所述斜升的速率(rdd0)，所述斜升的速率低于所述第二虚拟存储器单元的所述电压的斜升的速率(rdd1)。
7.根据权利要求6所述的装置，其中：
所述第一虚拟存储器单元的所述电压的所述斜升的速率低于所述未选择的数据存储器单元的所述电压的所述斜升的速率(rWLdata)。
8.根据权利要求1至7中任一项所述的装置，还包括：
与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中，在所述编程阶段中所述第二虚拟存储器单元的所述电压斜升到的峰值电平(Vdd1)高于所述第一虚拟存储器单元的所述电压斜升到的峰值电平(Vdd0)。
9.根据权利要求1至8中任一项所述的装置，还包括：
与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中，在所述编程阶段中当所述选择的数据存储器单元距离所述NAND串的所述漏极端较远时，在所述第二虚拟存储器单元的所述电压的所述斜升的所述开始之后，在所述第一虚拟存储器单元的所述电压的所述斜升的开始之间的延迟(tdd0、tdd1)较大。
10.根据权利要求1至9中任一项所述的装置，还包括：
与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中，在所述预充电阶段中所述第二虚拟存储器单元的所述电压斜升到的峰值电平(Vdd1)高于所述第一虚拟存储器单元的所述电压斜升到的峰值电平(Vdd0)。
11.根据权利要求1至10中任一项所述的装置，其中：
所述控制电路被配置为在所述预充电阶段期间以第一正峰值电平(Vpeak)提供所述第一虚拟存储器单元的所述电压，然后在所述编程阶段中在所述第一虚拟存储器单元的所述电压的所述斜升之前将所述第一虚拟存储器单元的所述电压从所述第一正峰值电平降低到最小电平(Vmin)。
12.根据权利要求11所述的装置，还包括：
与第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)；
其中所述所述控制电路被配置为在所述预充电阶段和所述编程阶段期间以第二正峰值电平(Vdd1)提供所述第二虚拟存储器单元的电压，且不会在所述第一虚拟存储器单元的所述电压从所述第一正峰值电平降低到所述最小电平时降低所述第二虚拟存储器单元的所述电压，并且
所述第二正峰值电平大于所述第一正峰值电平。
13.一种方法，包括：
对NAND串(NS1、NS2、700n-703n、710n-713n、720n-723n、730n-733n)执行编程循环(PL1-PL15)的预充电阶段(1590)，所述NAND串包括在所述NAND串的漏极端(615)处的漏极端选择栅极晶体管(717、737、757、777)、选择的数据存储器单元(704、724、744、764)、未选择的数据存储器单元(705-714、725-734、745-754、765-774)和与所述漏极端选择栅极晶体管相邻的第一虚拟存储器单元(716、736、756、776)，执行所述预充电阶段包括以正电压将所述漏极端偏压，同时以第一指定电平(Vdd0_pre)提供所述第一虚拟存储器单元的电压，其中所述第一指定电平是基于所述选择的数据存储器单元在所述NAND串中的位置；以及在所述预充电阶段之后，执行所述编程循环的编程阶段(1591)。
14.根据权利要求13所述的方法，其中：
所述第一指定电平是正电压，并且当所述选择的数据存储器单元距离所述NAND串的所述漏极端相对较远时，所述第一指定电平相对较高；并且
当所述选择的数据存储器单元相对靠近所述NAND串的所述漏极端时，所述第一指定电平是接地电压。
15.根据权利要求13或14所述的方法，其中所述NAND串包括与所述第一虚拟存储器单元相邻的第二虚拟存储器单元(715、735、755、775)，所述方法还包括：
以大于所述第一指定电平的第二指定电平(Vdd1_pre)提供所述第二虚拟存储器单元的电压，同时以所述第一指定电平提供所述第一虚拟存储器单元的所述电压。

说明书全文

在编程期间预充电之后通过虚拟字线的延迟斜升来减少干扰

背景技术

[0001] 本技术涉及存储器设备的操作。

[0002] 半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

[0003] 电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

[0004] 存储器设备包括存储器单元，这些存储器单元可被布置成存储器串，例如，其中选择栅极晶体管设置在存储器串的末端以选择性地将存储器串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明

[0005] 图1是示例存储器设备的框图。

[0006] 图2是描绘图1的感测块51的一个实施方案的框图。

[0007] 图3描绘了图1的感测块51的另一个示例框图。

[0008] 图4描绘了用于向存储器单元的块提供电压的示例电路。

[0009] 图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。

[0010] 图6A描绘了图5的块中的一个的一部分的示例剖视图。

[0011] 图6B描绘了示例晶体管650。

[0012] 图6C描绘了图6A的堆叠的区622的近距离视图。

[0013] 图7描绘了与图6A一致的3D配置中的子块中的NAND串的示例视图。

[0014] 图8描绘了图7的子块SB0-SB3的附加细节。

[0015] 图9描绘了在编程操作的预充电阶段期间的图7和图8的存储器串700n的一部分，以及沟道700a中的电压的曲线950，示出了SGD晶体管842的干扰。

[0016] 图10描绘了在编程操作的编程阶段期间图9A的存储器串的一部分的曲线，以及沟道700a中的电压的曲线960，示出了虚拟存储器单元845的干扰。

[0017] 图11描绘了在编程操作之后连接到选择的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。

[0018] 图12描绘了在编程操作之后连接到选择的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。

[0019] 图13A描绘了用于对数据存储器单元进行编程的过程，其中可以实现干扰对策。

[0020] 图13B描绘了在实现图13A的编程过程中的各种场景的曲线。

[0021] 图14描绘了与图13A一致的示例编程操作中的一系列编程循环。

[0022] 图15A描绘了可以在与图13A和图13B一致的编程操作中使用的各种电压的曲线，其中，Vdd0的斜升与Vwl的斜升同时发生。

[0023] 图15B描绘了可以在与图13A和图13B一致的编程操作中使用的各种电压的曲线，其中，Vdd0的斜升相对于Vwl的斜升被延迟。

[0024] 图16A描绘了在编程循环的编程阶段期间，虚拟字线的电压的斜升相对于数据字线的电压的斜升的延迟的曲线，其作为选择的字线WLn位置的函数，与图13A和图13B一致。

[0025] 图16B描绘了在编程循环的编程阶段期间，虚拟字线和数据字线的电压的斜升的斜升的速率的曲线，其作为选择的字线WLn位置的函数，与图13A和图13B一致。

[0026] 图16C描绘了在编程阶段的预充电期间的虚拟字线的电压的曲线，其作为选择的字线WLn位置的函数，与图13A和图13B一致。

具体实施方式

[0027] 描述了用于减少存储器设备中的选择栅极晶体管和虚拟存储器单元的干扰的装置和技术。

[0028] 在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

[0029] 在3D存储器结构中，存储器单元可被布置以堆叠的垂直存储器串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个存储器串可具有与字线相交以形成存储器单元的柱的形状。

[0030] 存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

[0031] 在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图14中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

[0032] 还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

[0033] 每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，称为A、B和C数据状态(参见图11)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A、B、C、D、E、F和G数据状态(参见图12)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。数据状态可以被称为S0-S15数据状态，其中S0是擦除状态。

[0034] 在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选择的字线的电压斜升到读取通过电平，该读取通过电平足够高以至将未选择的数据和虚拟存储器单元置于强导电状态以避免干扰选择的存储器单元的感测。

[0035] 为了确保存储器串中正确的编程、擦除和读取操作，SGD晶体管和虚拟存储器单元的Vth应该在指定的范围内。然而，已经观察到Vth可以随着时间的推移由于干扰而增大。具体地说，在编程操作的编程循环的预充电阶段结束时，在SGD晶体管和相邻的虚拟存储器单元之间创建了沟道梯度(曲线950b)，这导致SGD晶体管的干扰或Vth上移。参见图9。在该沟道梯度中，SGD晶体管的沟道电压(曲线950c)大于虚拟存储器单元的沟道电压(曲线950a)。另外，在编程循环的编程阶段开始时，在SGD晶体管和相邻的虚拟存储器单元之间产生了沟道梯度，这导致了虚拟存储器单元的干扰。参见图10。在该沟道梯度(曲线960d)中，SGD晶体管的沟道电压(曲线960e)低于虚拟存储器单元的沟道电压(曲线960c)。这些干扰会随时间累积，并使Vth超过可接受的水平。

[0036] 本文提供的技术解决了上述及其他问题。在一种方法中，虚拟字线的电压的斜升相对于编程阶段中数据字线的电压的斜升被延迟。参见图15B中的曲线1560、1570和1580。这为SGD晶体管的沟道电压在由于SGD晶体管的电压的斜升而导致SGD晶体管的沟道电压增加之前增加提供了时间，从而在预充电阶段的结束时减小沟道梯度(曲线960d)。数据字线的电压可以无延迟地斜升，因此总的编程时间不会增加。

[0037] 然而，对于漏极侧数据存储器单元847也可能发生干扰。为了解决这个问题，另一种可能的方法涉及与SGD晶体管842相邻并连接到字线WLDD0的第一虚拟存储器单元845，和与漏极侧数据字线WLL10和/或第一虚拟存储器单元845相邻并连接到虚拟字线WLDD1的第二虚拟存储器单元846。如上所述，第一虚拟存储器单元在电压的斜升中具有延迟，而在整个预充电阶段和编程阶段中，第二虚拟存储器单元846的电压可以保持在升高的电平。参见图15B中的曲线1580。这倾向于将干扰从漏极侧数据存储器单元847转到第二虚拟存储器单元846。

[0038] 在其他方面，根据选择的数据存储器单元在存储器串中的位置来实现上述干扰对策。例如，当选择的数据存储器单元在存储器串中的位置在与存储器串的源极端相邻的存储器单元的子集之中时，可以使用干扰对策，但当选择的数据存储器单元在存储器串中的位置在与存储器串的漏极端相邻的存储器单元的子集之中时，不使用干扰对策。这有助于避免在编程阶段期间降低信道升压电平。在一个选项中，虚拟存储器单元的电压的斜升和/或斜升速率的延迟是选择的字线位置的函数。参见图16A和图16B。在预充电阶段中，虚拟字线的电压的峰值电平也可以根据选择的字线位置来设置。参见图16C。

[0039] 干扰对策的强度也可以根据选择的数据存储器单元在存储器串中的位置进行调整。例如，当选择的数据存储器单元相对靠近存储器串的源极端时，干扰对策可以具有相对较大的强度。参见图16A至16C。

[0040] 这些和其他特征将在下文进一步讨论。

[0041] 图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52…53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

[0042] 存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

[0043] 控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

[0044] 片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于数据和虚拟字线、SGS和SGD晶体管和源极线的驱动器。也参见图4。在一种方法中，感测块可包括位线驱动器。

[0045] 在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。

[0046] 片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

[0047] 还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

[0048] 存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

[0049] 例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

[0050] 一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

[0051] 在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

[0052] 除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

[0053] 半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

[0054] 该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

[0055] 多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的一组串联连接的晶体管的示例。

[0056] NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

[0057] 位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

[0058] 在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

[0059] 存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

[0060] 布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

[0061] 作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

[0062] 以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

[0063] 通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

[0064] 2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

[0065] 通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

[0066] 本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

[0067] 图2是描绘图1的感测块51的一个实施方案的框图。单个感测块51被划分为称为感测模块180或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线的单独感测模块180和用于一组多个(例如，四个或八个)感测模块180的一个公共管理电路190。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件的感测模块通信的一个或多个管理电路。

[0068] 感测模块180包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测模块180还包括位线锁存器182，其用于设定已连接位线上的电压条件。例如，锁存在位线锁存器182中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5-3V)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。

[0069] 管理电路190包括处理器192、四组示例性数据锁存器194-197、以及耦合在一组数据锁存器194与数据总线120之间的I/O接口196。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由LDL和UDL识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一位，UDL为上页数据存储一位。这是在每个存储元件存储器设备的4级或2位中。可以为每个存储元件的每个附加数据位提供每个位线一个附加数据锁存器。

[0070] 处理器192执行计算，以确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

[0071] 在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块180可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测模块180提供给处理器192。此时，处理器192通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路190的另一个实施方案中，位线锁存器182起到双重作用，既用作用于锁存感测模块180的输出的锁存器，也用作如上所述的位线锁存器。

[0072] 一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

[0073] 在编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储元件两位的具体实施中存储在LDL和UDL锁存器中。在每个存储元件三位的具体实施中，可以使用附加的数据锁存器。在状态机的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址的存储元件的控制栅极。每个编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192设定位线锁存器182，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器182，并且感测电路在验证过程中将它设定为禁止值。

[0074] 每组数据锁存器194-197可被实现为每个感测模块的数据锁存器的堆叠。在一个实施方案中，每个感测模块180有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储元件的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入模块组被调整，使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

[0075] 数据锁存器指示相关联的存储元件何时达到编程操作的某些里程碑。例如，锁存器可识别存储元件的Vth低于特定验证电平。数据锁存器指示存储元件当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储元件中时，LDL锁存器被翻转(例如，从0到1)。当上页位存储在相关联的存储元件中时，UDL锁存器被翻转。这发生在相关联的存储元件完成编程时，例如，当其Vth超过目标验证电平诸如VvA、VvB或VvC时。

[0076] 图3描绘了图1的感测块51的另一个示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取操作、编程验证操作或擦除验证操作。在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路350a、351a、352a和353a分别与高速缓存350c、351c、352c和353c相关联。

[0077] 在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器360可以与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路361，其向每个感测电路提供用于设定预充电电压的电压。感测电路控制器还可以包括存储器362和处理器363。

[0078] 图4描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器401向字线以及块410的组中的每个块的选择栅极提供电压。该组可以位于平面中并且包括块BLK_0至BLK_8。行解码器向传输栅极422提供控制信号，该传输栅极将块连接到行解码器。通常，一次对一个选择的块执行操作，例如编程操作、读取操作或擦除操作。行解码器可以将全局控制线402连接到本地控制线403。控制线表示导电路径。在电压驱动器420的全局控制线上提供电压。电压源或驱动器可以向连接到全局控制线的开关421提供电压。控制传输栅极424以将电压从电压驱动器420传递到开关421。

[0079] 例如，电压驱动器420可以在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。具体地，电压驱动器420还可以包括用于每个子块的单独SGS和SGD驱动器。例如，SGS驱动器
445、445a、445b和445c，以及SGD驱动器446、446a、446b和446c可以分别为SB0、SB1、SB2和SB3提供，诸如在图7和图8中。电压驱动器还可以包括选择的数据WL驱动器447、未选择的数据WL驱动器447a和虚设WL驱动器447b。在一些情况下，可以在不同电平驱动不同的虚设字线。

[0080] 包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

[0081] 源极线电压驱动器430经由控制线432以向基板中的源极线/扩散区提供电压Vsl。例如，可以在擦除操作中向基板提供擦除电压。在一种方法中，源极扩散区433对于块是共同的。这些块也共享一组位线442。位线电压驱动器440向位线提供电压。

[0082] 图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。在一种方法中，SGS晶体管的电压驱动器的传输栅极可以位于该外围区域505中。在这种情况下，块BLK0、BLK1、BLK2和BLK3距离传输栅极逐渐更远。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

[0083] 在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

[0084] 图6A描绘了图5的块中的一个的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十一个数据字线层(或数据字线)WLL0-WLL10。WLL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WLL10是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。介电层被标记为DL1-1L19。此外，描绘了包括NAND串NS1和NS2的堆叠的区。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6C中更详细地示出了堆叠的区622。

[0085] 该堆叠包括基板611。在一种方法中，源极线SL的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。擦除电压可以在擦除操作中施加到该层。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

[0086] NS1在堆叠616的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

[0087] 在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

[0088] 在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。

[0089] 图6B描绘了示例晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

[0090] 图6C描绘了图6A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680和681在虚设存储器单元682和683以及数据存储器单元MC上方提供。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱699或列可包括电荷俘获层663或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层664、沟道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层
661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

[0091] 每个存储器串包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。

[0092] 当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

[0093] 存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

[0094] NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

[0095] 图7描绘了与图6A一致的3D配置中的子块中的NAND串的示例视图。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图6A一致的数据字线、虚设字线和选择栅极线。在块BLK中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串
700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。另一个选项是在对下一个子块的存储器单元编程之前，对一个子块中的所有存储器单元编程，一次一个字线。例如，字线编程顺序可以从WL0(源极端字线)开始，并且在WLL10(漏极端字线)结束。

[0096] NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

[0097] 另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和703、数据存储器单元704、705、706、707、708、709、710、711、712、713和714、虚设存储器单元715和716，以及SGD晶体管717和718。

[0098] NAND串710n包括SGS晶体管721、虚设存储器单元722和723、数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚设存储器单元735和736，以及SGD晶体管
737和738。

[0099] NAND串720n包括SGS晶体管741、虚设存储器单元742和743、数据存储器单元744、745、746、747、748、749、750、751、752、753和754、虚设存储器单元755和756，以及SGD晶体管
757和758。

[0100] NAND串730n包括SGS晶体管761、虚设存储器单元762和763、数据存储器单元764、765、766、767、768、769、770、771、772、773和774、虚设存储器单元775和776，以及SGD晶体管
777和778。

[0101] 一个或多个SGD晶体管设置在每个存储器串的漏极端，并且一个或多个SGS晶体管设置在每个存储器串的源极端。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD0(0)和SGD1(0)、SGD0(1)和SGD1(1)、SGD0(2)和SGD1(2)以及SGD0(3)和SGD1(3)驱动。在另一种方法中，子块中的所有SGD晶体管被连接并共同驱动。SB0、SB1、SB2和SB3中的SGD晶体管可以分别由控制线SGS(0)、SGS(1)、SGS(2)和SGS(3)驱动。

[0102] 图8描绘了图7的子块SB0-SB3的附加细节。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接到NAND串的组。例如，位线BL0连接到NAND串700n、710n、720n和730n，位线BL1连接到NAND串701n、711n、721n和731n，位线BL2连接到NAND串702n、712n、722n和732n，并且位线BL3连接到NAND串
703n、713n、723n和733n。传感电路可以连接到每个位线。例如，感测电路780、781、782和783连接到位线BL0、BL1、BL2和BL3。可以为位线电压驱动器提供感测电路。

[0103] 可以对一个字线中的选择的单元和一次一个子块进行编程和读取。这允许每个选择的单元由相应的位线和/或源极线控制。例如，包括示例存储器单元847的一组存储器单元801连接到SB0中的WLL10。这是漏极端数据字线。WLL0是源极端数据字线。一组存储器单元可以同时被编程或读取。附加的一组存储器单元连接到其他子块SB1-SB3中每一个中的WLL10。例如，包括示例存储器单元857的一组存储器单元820连接到SB1中的WLL10。

[0104] 在该示例中，源极线SL或源极区由源极线电压驱动器430以电压Vsl驱动。

[0105] 每个存储器串包括在漏极端的一个或多个SGD晶体管和在源极端的一个或多个SGS晶体管。在这种情况下，每个串有两个SGD晶体管和一个SGS晶体管。如图7所示，每个SGD晶体管可以连接到单独的控制线层，使得它可以被单独驱动，或者串中的两个或更多个SGD晶体管可以连接并共同驱动它们的控制栅极。例如，SB0在存储器串700n中具有多组SGD晶体管840和839，其中示例SGD晶体管841和842分别在存储器串700n中。SB0还具有一组SGS晶体管843，其中示例SGS晶体管844在存储器串700n中。类似地，SB1具有多组SGD晶体管860和849，其中示例SGD晶体管851和852分别在存储器串710n中。SB1还具有一组SGS晶体管853，其中示例SGS晶体管854在存储器串710n中。

[0106] 存储器串700n包括分别连接到选择栅极控制线SGD0(0)和SGD1(0)的SGD晶体管841和842、分别连接到WLDD0和WLDD1的虚设存储器单元845和846以及分别连接到WLL10和WLL9的数据存储器单元847和848。还参见图9A至图9C。存储器串710n包括分别连接到选择栅极控制线SGD0(1)和SGD1(1)的SGD晶体管851和852(参见图7)、分别连接到WLDD0和WLDD1的虚设存储器单元855和856、以及分别连接到WLL10和WLL9的数据存储器单元857和858。

[0107] 如下面另外描述的，例如，在图13A中，可以基于存储器串中的数据存储器单元之中的选择的数据存储器单元的位置(或者类似地，一组字线中的选择的字线WLn的位置)来决定执行干扰对策。在一种方法中，当选择的数据存储器单元在存储器串中的位置在与存储器串的源极端相邻的存储器单元890的子集之中时，执行干扰对策，并且当选择的数据存储器单元在存储器串中的位置在与存储器串的漏极端相邻的存储器单元891的子集之中时，不执行干扰对策。在该示例中，子集890的存储器单元连接到WLL0-WLL6，并且子集891的存储器单元连接到WLL7-WLL10。在图16A至图16C的示例中，过渡字线WLx可以是WLL6，WLx1可以是WLL8，并且WLx2可以是WLL9。还参见图16A至图16C。十一个数据字线WLL0-WLL10的使用是简化的示例。在更现实的示例中，例如，可以使用48或64个字线。在64个字线WLL0-WLL63的情况下，与存储器串的源极端相邻的数据存储器单元的子集可以包括WLL0-WLL50，而与存储器串的漏极端相邻的数据存储器单元的子集可以包括WLL51-WLL63。WLx、WLx1和WLx2的示例值分别为WLL50，WLL54和WLL58。

[0108] 图9描绘了在编程操作的预充电阶段期间的图7和图8的存储器串700n的一部分，以及沟道700a中的电压的曲线950，示出了SGD晶体管842的干扰。电压的曲线950对应于图15A和图15B中的预充电阶段中的时间，诸如t2。存储器字符串可以在选择或未选择的子块中。

[0109] 在图9和图10中，描绘了存储器串700n的一部分及其沟道700a和电荷俘获层700ctl。还参见图7和图8。所示的存储器串部分包括分别连接到SGD0(0)和SGD1(0)的SGD晶体管841和842、分别连接到WLDD0和WLDD1的虚设存储器单元845和846以及分别连接到WLL10和WLL9的数据存储器单元847和848。剩余的数据存储器单元和SGS晶体管在图中向左延伸。

[0110] 在存储器串700n中，SGD晶体管841和842分别与沟道部分915和914以及电荷俘获层部分915a和914a相邻。虚设存储器单元845和846分别与沟道部分913和912以及电荷俘获层部分913a和912a相邻。数据存储器单元847和848分别与沟道部分911和910以及电荷俘获层部分911a和910a相邻。作为示例，提供两个漏极端虚设存储器单元。实际上，可以在每个存储器串中提供一个或多个漏极端虚设存储器单元。另外，提供了两个SGD晶体管作为示例。实际上，可以在每个存储器串中提供一个或多个SGD晶体管。如本文所述最容易受到干扰的漏极端虚拟存储器单元845与SGD晶体管842相邻，并且如本文所述最易受到干扰的SGD晶体管842与虚拟存储器单元845相邻。

[0111] 每个选择栅极晶体管或存储器单元具有阈值电压(Vth)和控制栅极或字线电压。典型值可以包括SGD晶体管的Vth＝2.5V和虚拟存储器单元的Vth＝2V。数据存储器单元的Vth可以根据该单元是否被编程以及在其被编程时根据其数据状态而变化。通常，单元的编程是随机的，因此存储器串将具有处于不同状态的单元。

[0112] 已经在3D存储器设备中看到了图9和图10的干扰场景，该3D存储器设备包括诸如BiCS架构中的交替的导电层和电介质层的堆叠。具体地讲，在该块中的编程擦除循环之后，对于SGD晶体管和相邻的虚拟存储器单元已经看到了干扰。已经发现，这在编程期间、预充电阶段期间以及预充电阶段结束之后、在编程阶段开始时发生。在预充电阶段期间，虚拟字线偏压可保持在稳态电平，诸如0V。结果，最初将DD0下的沟道电势(例如WLDD0或虚拟存储器单元845)推至低电平。发生这种情况是因为DD0虚拟存储器单元的Vth高于0V。在一些情况下，优选使用这种方法来改善SGD循环降档行为。DD0虚拟存储器单元下方的负沟道电势(例如-2V)和SGD晶体管下方的正沟道预充电电势(例如2V)会引起电子生成并随后将电子注入SGD晶体管中。在预充电期间，如果DD0上的偏压较高，则DD0(曲线950a)和SGD(曲线950c)之间的沟道电势差较小，并且对SGD晶体管的注入干扰会减小。因此，减少SGD晶体管的干扰的一种方法是使DD0上的偏压更高。

[0113] 在示例场景中，在预充电阶段中，在t0-t2，假定SGD0(0)和SGD1(0)上的电压以6V驱动，并且WLDD0、WLDD1、WLL10和WLL9上的电压为在Vcg＝0V时被驱动。也参见图15A和图15B。在Vbl处于诸如2V的正电平的情况下，SGD晶体管处于导电状态并且将电压传递至沟道部分914和915(图950c)。虚拟存储器单元处于非导电状态，使得沟道电压大约等于控制栅极电压减去Vth。因此，沟道部分912和913具有大约0-2＝-2V的电压(参见曲线950a)。因此创建了由曲线950b表示的约4V的梯度。这在沟道中产生电子-空穴对，在该沟道中电子(-)被吸入电荷俘获层部分914a，从而引起晶体管842的干扰。空穴由(+)表示。

[0114] 在t2-t3，Vsgd减小到诸如对于选择的子块为2.5V或对于未选择的子块为0V的水平。参见图15A。另外，在t4，Vdd0和Vdd1分别开始斜升至3V和6V，从而产生图10的情况。提供的电压是示例。Vdd0和Vdd1分别是虚拟字线WLDD0和WLDD1上的电压。如图7所示，WLDD0可以是堆叠中的顶部虚拟字线和/或是与SGD线相邻的虚拟字线。WLDD0中的虚拟存储器单元与SGD晶体管相邻。在一种方法中，WLDD1与WLDD0和漏极端数据字线WLL10两者相邻。Vdd1可以表示该字线和除WLDD0以外的任何其他漏极端虚拟字线上的电压。例如，可能有第三个漏极端虚拟字。

[0115] 图10描绘了在编程操作的编程阶段期间图9A的存储器串的一部分的曲线，以及沟道700a中的电压的曲线960，示出了虚拟存储器单元845的干扰。电压的曲线960对应于诸如在图15A和图15B的编程阶段中紧接在t4之后的时间。该存储器串可以在未选择的子块中，或者该存储器串可以是在选择的子块中的未选择(锁定)的存储器串。

[0116] 在预充电阶段之后，未选择的子块的SGD偏压恢复为0V，随后Vdd0斜升至大约3V。这时，SGD下的沟道电势被推低至接近-2.5V，同时DD0下的沟道电势增加到约1V，SGD晶体管的沟道层部分914和915在t4变得不导通，使得沟道电压为约0-2.5＝-2.5V(曲线960e)。沟道层部分912和913分别升高到约6-2＝4V和3-2＝1V(分别为曲线960a和曲线960c)。这种沟道电势差会引起在多晶硅沟道内生成电子，从而导致在此情况下热电子注入到DD0虚拟存储器单元中，而不是如图9所示的SGD晶体管。具体地，在虚拟存储器单元845和SGD晶体管
842之间产生由曲线960d表示的约3.5V的梯度。这生成电子-空穴对，其中电子被吸入电荷俘获层部分913a中，从而引起虚拟存储器单元845的干扰。如果Vdd0较低，则DD0和SGD之间的沟道电势差较小，并且减小了对DD0虚拟存储器单元的注入干扰。因此，减少DD0虚拟存储器单元的干扰的一种方法是减小Vdd0。

[0117] 而且，在虚拟存储器单元846和845之间产生了由约3V的曲线960b表示的梯度。这生成电子-空穴对，其中电子被吸入电荷俘获层部分912a，从而引起虚拟存储器单元846的干扰。

[0118] 图15B中描绘的波形有助于减少上述干扰。特别地，与SGD晶体管842相邻的虚拟存储器单元845的干扰比与漏极端数据存储器单元847或漏极端数据字线WLL10相邻的虚拟存储器单元846的干扰更令人关注。这是因为虚拟存储器单元845的干扰增加了SGD晶体管842的干扰，但是在块擦除操作中通常不会擦除SGD晶体管。相比之下，虚拟存储器单元通常在块擦除操作中被擦除，从而去除干扰。此外，SGD晶体管842的干扰增加了虚拟存储器单元845的干扰，因此这两个相邻晶体管存在干扰的反馈周期。虚拟存储器单元846的干扰不是该反馈周期的一部分，因此它较少引起关注。

[0119] 图11描绘了在编程操作之后连接到选择的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。为擦除(Er)状态存储器单元提供Vth分布1100。三个Vth分布1110、1112和1114分别表示分配的数据状态A、B和C，当存储器单元的Vth分别超过验证电压VvA、VvB或VvC时，它们达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压VrA、VrB和VrC用于从具有该Vth分布的一组单元中读取数据。这些验证电压和读取电压是选择的字线电压的控制栅极读取电平的示例。VvEr是擦除操作中使用的擦除验证电压。

[0120] 在编程操作期间，可以通过使用一个或多个编程遍来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程遍期间，对选择的字线执行编程循环。编程循环包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

[0121] 单遍编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始Vpgm电平开始执行并且前进至最终的Vpgm电平，直到一组选择的存储器单元的阈值电压达到分配的数据状态的验证电压。在编程遍开始时，所有存储器单元最初可能处于擦除状态。在编程遍完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vread pass(例如，9V，也称为Vread)施加到剩余的字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

[0122] 此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

[0123] 图12描绘了在编程操作之后连接到选择的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。单遍或多遍编程可以用于获得这种Vth分布。基于所指示的写入数据，将保持在Er状态的单元由Vth分布1200表示。分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG将待编程到A、B、C、D、E、F和G状态的单元分别由Vth分布1201、1202、1203、1204、1205、1206和1207表示。每个数据状态表示所示的三位数据。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可以用于在读取操作中读取单元的状态。这些验证电压和读取电压是选择的字线电压的控制栅极读取电平的示例。其他示例编程操作可以使用附加的数据状态和/或编程遍。例如，十六种数据状态是可能的。

[0124] 通过八个数据状态或每个单元三位，可以存储三页数据。用于A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用VrA和VrE的读取电压读取存储器单元来确定下页的数据。可以通过使用VrB、VrD和VrF的读取电压读取存储器单元来确定中间页的数据。可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。

[0125] 图13A描绘了用于对数据存储器单元进行编程的过程，其中可以实现干扰对策。另参见图15A和图15B。步骤1300开始编程操作或遍。在一种方法中，编程操作包括一个或多个编程遍。步骤1301设定初始编程电压(Vpgm)。参见例如图14和Vpgm_init。步骤1302开始编程循环。步骤1303执行预充电阶段。在该阶段中，诸如2V的位线电压Vb1被传递到选择的和未选择的存储器串的沟道。这提供了一些沟道升压，并去除了残留电子，以促进编程阶段的升压。步骤1304包括执行编程阶段。在该阶段中，编程电压或脉冲被施加到选择的字线，并且通过电压被施加到未选择的字线(例如，未选择的数据和虚拟字线)。例如，选择的字线可以是图7或图8中的WL0-WL10中的一个。该步骤还包括设定连接到选择的字线的存储器单元的编程或禁止状态。具有禁止状态的单元将存储器串的相关联的位线设定为高电平，例如2V-3V，其禁止编程。具有编程状态的单元将存储器串的相关联的位线设定为低电平，例如
0V，其允许编程。

[0126] 步骤1305包括对选择的存储器单元执行验证阶段，例如一个或多个验证测试。这可以涉及经由选择的字线向选择的存储器单元施加处于一个或多个控制栅极读取电平的电压(例如，曲线1501)，同时在感测存储器单元时向未选择的字线施加处于读取通过电平的电压(例如，曲线1500c)。存储器单元的感测可以涉及检测相关联的存储器串中的电流电平。验证测试确定每个选择的存储器单元是处于导电状态还是非导电状态。判定步骤1306确定验证测试是否通过。如果判定步骤1306为真，则编程操作或遍在步骤1308处结束。如果判定步骤1306为假，步骤1307递增Vpgm，并且在步骤1302开始另一个编程循环。在给定的编程循环中，可以对一个或多个分配的数据状态执行验证测试。对于每个分配的数据状态，如果所有或几乎所有具有分配的数据状态的存储器单元通过验证测试，则对应的验证测试通过。例如，如果所有或几乎所有具有分配的数据状态的存储器单元的Vth大于控制栅极读取电平，则验证测试可以通过。这可以通过存储器串中的电流超过由位线电压的衰减测量的指定水平来指示。

[0127] 步骤1303和1304可以包括：基于存储器串中的数据存储器单元中的选择的数据存储器单元的位置(或者，类似地，一组字线中的选择的字线WLn的位置)，决定是否执行干扰对策(步骤1310)。在一种方法中，当选择的数据存储器单元在存储器串中的位置在与存储器串的源极端相邻的存储器单元的子集中时，执行干扰对策，并且当选择的数据存储器单元在存储器串中的位置在与存储器串的漏极端相邻的存储器单元的子集中时，不执行干扰对策。参见图7的示例子集890和891。当选择的存储器单元靠近存储器串的漏极端时，这避免了对沟道升压的负面影响。在这种情况下，由于在选择的存储器串的漏极侧上的沟道部分的电容相对较小，因此沟道升压趋于更加困难，并因此难以从字线电压的斜升通过电容耦合来升压。在这种情况下，诸如延迟虚拟字线电压的斜升的延迟这样的干扰对策可能没有太大帮助，并因此可以省去或降低强度。

[0128] 在一个选项中，在编程操作的每个编程循环中执行干扰反措施。然而，其他选项是可能的。例如，干扰对策的执行可少于编程操作的所有编程循环。而且，如上所述，可以在少于块的所有数据字线的编程期间执行干扰对策。

[0129] 图13B描绘了在实现图13A的编程过程中的各种场景的曲线。在顶行中描绘了三个不同的选项。块1320a描绘了用于以下的第一选项：在预充电阶段期间Vdd0/Vdd1＝0V(参见图15A中的曲线1520a)，随后在编程阶段期间进行斜升。在一些情况下，这种方法可以为预充电阶段提供足够的升压。当Vwl斜升到Vpass时，它也会在预充电阶段使沟道耦合最大化。还参见图15A和图15B，其中时间段t0-t2、t2-t6和t6-t9分别表示预充电阶段1590，编程阶段1591和验证阶段1592。

[0130] 块1320b描绘了第二个选项：在预充电阶段期间Vdd0/Vdd1>0V(参见图15A和图15B中的曲线1530a、1540a、1550a、1560a、1570a、1580a)，然后斜降至最小电平(参见曲线1540b、1560b、1570b和1580b)，然后在编程阶段期间斜升。通过在预充电期间使虚拟存储器单元处于更强的导电状态，该方法可以促进沟道升压。同样，通过斜降Vdd0/Vdd1(Vdd0和Vdd1)，当Vdd0/Vdd1随后斜升时，可以保留较大的电压摆幅，以最大程度地电容耦合未选择子块中存储器串的沟道和选择的子块中未选择存储器串的沟道。然而，如果没有进一步的对策，一开始提到的干扰问题仍然会发生。

[0131] 如果未将Vdd0和Vdd1斜降，如曲线1530所示，则当Vwl斜升到Vpass时，在预充电阶段中的沟道耦合会减少。

[0132] 块1320c描绘了第三个选项：在预充电阶段期间Vdd0＝0V，参见(图15A中的曲线1520a)，然后在编程阶段期间进行斜升，并且在预充电阶段和编程阶段期间Vdd1>0V(无斜降)(参见图15B中的曲线1580e)。如上所述，这种方法认识到DD0存储器单元与SGD晶体管相邻，并因此特别引起干扰，因此对Vdd0和Vdd1的处理方式有所不同。在一种方法中，在预充电阶段期间，Vdd0保持低电平，例如在0V，而Vdd1升高，并且在从预充电阶段过渡到编程阶段时可以保持在升高的电平。在整个或大部分预充电和编程阶段中，Vdd1可以保持在升高的电平(或一个以上的升高的正电压)。该方法有助于减少对SGD晶体管的干扰，同时还避免了对最后一个数据存储器单元的干扰，例如在图7和图8的示例中对WLL10的干扰。

[0133] 块1321至1327的一个或多个选项可以与块1320a和1320b结合使用。块1321涉及在编程阶段期间在Vwl之后使Vdd0和Vdd1斜升。参见图15B以及曲线1560和1570。在t4b处的Vdd0和Vdd1的斜升的开始可以在t4处的Vwl的斜升的开始之后，或者甚至在Vwl的斜升完成之后。Vwl代表包括选择的数据字线和未选择的数据字线的数据字线的电压。在一种方法中，数据字线在编程阶段开始时(在曲线1500中的t4处)一起斜升至Vpass，而Vwl_sel，即选择的数据字线的电压随后在编程阶段中斜升至更高的峰值电平Vpgm(在曲线1500中的t5处)。

[0134] 块1322涉及在编程阶段期间在使Vdd1斜升之后使Vdd0斜升，以及在使Vwl斜升之后使Vdd1斜升。在斜升Vwl之后，Vdd0也随之斜升。参见图15B和曲线1560。Vdd0的斜升的开始可以在Vdd1的斜升的开始之后，或甚至在Vdd1的斜升完成之后，而Vdd1的斜升的开始可以在Vwl的斜升的开始之后，或甚至在Vwl的斜升完成之后。斜升Vdd0的延迟使SGD晶体管的沟道电压有时间增加到平衡状态。在减小SGD晶体管的干扰和避免对WLDD10数据存储器单元的干扰之间的折衷方案中，使Vdd1斜升的延迟可以小于使Vdd0斜升的延迟。

[0135] 块1323涉及在编程阶段期间以比Vwl更低的速率来使Vdd0和Vdd1斜升。参见图15B以及曲线1570f和1570g。以较低的速率斜升这些电压具有与延迟斜升相似的结果。在一个选项中，Vdd0和Vdd1以较低的速率同时斜升。在一种方法中，该较低速率对于Vdd0和Vdd1可以相同。Vdd0和Vdd1的斜升的开始可以在Vwl的斜升的开始之后，或甚至与之同时进行。

[0136] 块1324涉及在编程阶段期间以比Vdd1更低的速率使Vdd0斜升。参见图15B以及曲线1570f和1570c。例如，Vdd1的斜升速率可以低于或等于编程阶段期间的Vwl的斜升速率。Vdd0的斜升可以与Vdd1的斜升同时进行(如曲线1570所示)。

[0137] 块1325基于WLn位置在编程阶段期间设置Vdd0和Vdd1的斜升速率。参见图16B。例如，当WLn相对靠近存储器串的源极端时，斜升速率可能会相对较低。

[0138] 块1326基于在编程阶段期间的WLn位置来设置相对于Vwl中的斜升的Vdd0和Vdd1的斜升中的延迟。参见图16A。例如，当WLn相对靠近存储器串的源极端时，延迟可能会相对较高。

[0139] 块1327基于WLn位置在预充电阶段期间设置Vdd0和Vdd1的电平(幅度)。参见图16C。例如，当WLn相对靠近存储器串的源极端时，电平可以相对较高。对Vdd0和Vdd1使用较高的电平可以在预充电阶段期间增加沟道升压电平。为了对更高的字线编程，降低了该电平，使其更接近于存储器串的漏极端。如所提及的，这避免了当选择的存储器单元在存储器串的漏极端附近时对沟道升压的负面影响。

[0140] 可以结合块1320c使用块1331至1335的一个或多个选项。块1331涉及在编程阶段期间在增大Vwl之后增大Vdd0。如块1320c所述，可以通过将Vdd1保持在升高的电平来避免Vdd1的斜升。参见曲线1580。

[0141] 块1332涉及在编程阶段期间以比Vwl更低的速率来斜升Vdd0。参见图1580f。

[0142] 块1333基于WLn位置在编程阶段期间设置Vdd0的斜升速率。例如，当WLn相对靠近存储器串的源极端时，斜升速率可能会相对较低。参见图16B。

[0143] 块1334基于在编程阶段期间的WLn位置来设置相对于Vwl中的斜升的Vdd0的斜升中的延迟。例如，当WLn相对靠近存储器串的源极端时，延迟(图15B中的t4b-t4)可以相对较高。参见图16A。

[0144] 块1335基于WLn位置在预充电阶段期间设置Vdd0的电平。例如，当WLn相对靠近存储器串的源极端时，电平可以相对较高。参见图16C。

[0145] 图14描绘了与图13A一致的示例编程操作中的一系列编程循环。脉冲串1400包括一系列编程脉冲1401-1415，其被施加到选择用于编程的字线。脉冲串1400是第二组逐步增加的编程电压的示例。脉冲串通常包括编程脉冲，其在一个或多个编程循环或编程遍的编程循环中使用固定或变化步长的幅度逐步增加。在一些情况下，在第一个编程循环之后的每个编程循环中，编程脉冲增加。新的脉冲串可以施加到每个编程遍中，从初始电平开始并且在不超过最大允许电平的最终电平结束。在不同的编程遍中，初始电平可以相同或不同。在不同的编程遍中，最终电平可以相同或不同。在不同的编程遍中，步长可以相同或不同。
在一些情况下，在最终编程遍中使用较小的步长来减小Vth分布宽度。

[0146] Vpgm_init是初始编程电压。作为示例，基于被验证的分配的数据状态，在每个编程脉冲之后提供一个、两个或三个验证脉冲。例如，在编程循环1-3中施加A状态验证脉冲1420(VvA)，在编程循环4-6中施加A状态和B状态验证脉冲1421(分别是VvA和VvB)，在编程循环7和8中施加A状态、B状态和C状态验证脉冲1422(分别是VvA、VvB和VvC)，在编程循环9-
11中施加B状态和C状态验证脉冲1423，并且在编程循环12-15中施加C状态验证脉冲1424。

[0147] 图15A描绘了可以在与图13A和图13B一致的编程操作中使用的各种电压的曲线，其中，Vdd0的斜升与Vwl的斜升同时发生。垂直维度表示电压，并且水平维度表示时间。所描绘的时间段对应于一个编程循环。在预充电阶段1590中，向存储器串的沟道提供正电压(Vbl)以移除残留电子并提供少量的升压(诸如1-2V)。此时，SGD晶体管处于导电状态。在编程阶段1591中，数据字线电压斜升。在一种方法中，选择的和未被选择的数据字线电压同时(在t4开始)斜升到通过电压电平Vpass。该斜升提供了未选择块中的存储器串的沟道的电容耦合。然后，选择的数据字线电压进一步斜升(在t5开始)到Vpgm的峰值电平。在验证阶段1592中，通过在WLn上施加一个或多个控制栅极读取电压，并且对于每个读取电压，感测选择的子块的选择的串中的存储器单元的导电状态，执行一个或多个验证测试。

[0148] 曲线1500描绘了选择的字线和未选择的字线上的电压。在数据字线的预充电阶段期间使用曲线1500a。曲线1500a和1500b用于在编程阶段期间选择的字线。曲线1500a和1500c用于在编程阶段期间未选择的字线。在编程阶段结束时，选择的数据字线的电压在t6开始斜降，例如到0V。在验证阶段结束时，未选择数据字线的电压在t9开始斜降，例如到0V。

[0149] 在验证阶段期间，在选择的字线上使用曲线1501。在该示例中，验证测试使用t7-t8的VvA和t8-t9的VvB。

[0150] 曲线1510分别描绘了选择的子块和未选择子块的SGD晶体管上的电压Vsgd_sel和Vsgd_unsel的一个示例。在预充电阶段中，Vsgd_sel和Vsgd_unsel被设定为相当高的电平，诸如6V(曲线1510a)，这提供了处于强导电状态的SGD_sel晶体管。这允许位线电压传输到沟道。Vsgd_sel随后降低到诸如2.5V(曲线510b)的降低的电平，该电平仍然足够高，以便为选择的子块中的选择的存储器串提供处于导电状态的SGD_sel晶体管。然而，它是足够低的，使得通过提高这些存储器串的Vbl，对于选择的子块中锁定的存储器串，可以提供处于非导电状态的SGD_sel晶体管。因此，对于选择的存储器串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导电状态。Vsg_unsel降低到诸如0V的降低电平，这为未选择子块中的串提供处于非导电状态的SG_unsel晶体管。

[0151] 曲线1520描绘了虚拟字线上的电压Vdd0和Vdd1的一个示例。在预充电阶段期间Vdd0和Vdd1＝0V(曲线1520)。在编程阶段期间，Vdd0和Vdd1在t4开始斜升到相对较低和较高的水平，诸如分别为3V和6V(分别为曲线1520c和1520b)。曲线1520、1530、1540、1560、1570和1580提供了技术示例，其中在编程阶段中，第二虚拟存储器单元的电压斜升到的峰值电平(例如6V)高于第一虚拟存储器单元的电压斜升到的峰值水平(例如3V)。

[0152] 曲线1530描绘了电压Vdd0和Vdd1的另一示例。在预充电阶段期间(曲线1530a)，Vdd0和Vdd1设置为中等的正电平，诸如2.5V。在编程阶段期间，Vdd0和Vdd1在t4处分别从中等水平斜升到3V和6V(分别为曲线1530c和1530b)。

[0153] 曲线1540描绘了电压Vdd0和Vdd1的另一示例。在预充电阶段期间，Vdd0和Vdd1被设置为中等的正电平，诸如2.5V(曲线1540a)，然后降低到例如0V(曲线1540b)。斜降可以在t1开始，然后是在t4处的Vsgd的斜降。在编程阶段期间，Vdd0和Vdd1从t4开始分别从0V斜升到3V和6V(分别为曲线1540d和1540c)。

[0154] 曲线1550描绘了Vbl位线电压的示例。在预充电阶段中，Vb1斜升到正电平，诸如2V(曲线1550a)。然后，对于未选择的存储器串，在预充电阶段期间，Vbl可以保持在正电平(图1550b)，这些未选择的存储器串在当前编程循环中被锁定而无法编程。对于选择的存储器串，可以将Vbl降低到0V(曲线1550c)，这些存储器串在当前编程循环中没有被编程锁定。

[0155] 图15B描绘了可以在与图13A和图13B一致的编程操作中使用的各种电压的曲线，其中，Vdd0的斜升相对于Vwl的斜升被延迟。除了在t4之后和t5之前添加了额外的时间点t4a和t4b之外，时间线与图15A相同。曲线1560描绘了电压Vdd0和Vdd1的另一示例。在预充电阶段(曲线1560a)期间，Vdd0和Vdd1被设置为中等的正电平Vpeak，例如2.5V，并然后斜降到例如0V或其他最小电平(曲线1560b)。在编程阶段期间，Vdd1在t4a处从0V斜升到较高的电平，诸如6V(曲线1560c)，并在编程阶段和验证阶段期间保持在该较高电平(曲线1560e)。这是在t4处数据字线的电压斜升之后。在t4b开始，Vdd0从0V斜升到较低的电平，诸如3V(曲线1560d)，并且在编程阶段和验证阶段期间保持在该较高的电平(曲线1560f)。这是在Vdd1斜升之后。在一个选项中，如图所示，在t4a和t4b处，Vdd1和Vdd0的斜升速率分别相同。

[0156] 曲线1570描绘了电压Vdd0和Vdd1的另一示例。在预充电阶段期间，Vdd0和Vdd1被设置为中等的正电平Vpeak，例如2.5V(曲线1570a)，并然后斜降到例如0V或其他最小电平(曲线1570b)。在编程阶段期间，Vdd1在t4b开始从0V斜升到更高的电平，例如6V(曲线1570c，或曲线1570f和1570g)，并在编程阶段和验证阶段期间保持在该较高的电平(曲线
1570e)。这是在t4处数据字线的电压斜升之后。Vdd0还在t4b处从0V斜升到较低的电平，诸如3V(曲线1570f)，并在编程阶段和验证阶段期间保持在该较高的电平(曲线1570d)。这与Vdd1的斜升时间相同。在一个选项中，Vdd0(图1570f)的斜升速率低于Vdd1(图1570c)的斜升速率。在另一选项中，Vdd0(曲线1570f)和Vdd1(曲线1570f和1570g)的斜升速率相同。

[0157] 曲线1580描绘了电压Vdd0和Vdd1的另一示例。在预充电阶段期间，Vdd0被升高到中等的正电平Vpeak，诸如2.5V(曲线1580a)，然后被斜降到例如0V或其他最小水平(曲线1580b)。在编程阶段期间，Vdd0从t4b开始从0V斜升到更高的电平，诸如3V(曲线1580c)，并在编程阶段和验证阶段期间保持在该电平(曲线1580d)。相比之下，在预充电阶段期间，Vdd0斜升到相对较高的电平，诸如6V(曲线1580e)，并且在编程阶段和验证阶段期间则保持在该电平。

[0158] 曲线1580提供了技术的示例，其中在预充电阶段中，第二虚拟存储器单元的电压斜升到的峰值电平(例如6V)高于第一虚拟存储器单元的电压斜升到的峰值电平(例如，诸如2.5V的Vpeak)。

[0159] 曲线1540、1560、1570和1580提供了技术的示例，其中控制电路被配置为在预充电阶段期间以第一正峰值电平(例如2.5V或Vpeak)提供第一虚拟存储器单元的电压，并然后在编程阶段期间，在第一虚拟存储器单元的电压斜升之前，将第一虚拟存储器单元的电压从第一正峰值电平降低到最小电平(例如，0V或Vmin)。

[0160] 图16C示出当选择的数据存储器单元相对靠近存储器串的漏极端时，第一正峰值电平可以相对较低。

[0161] 曲线1580提供了技术的示例，其中控制电路被配置为在预充电阶段和编程阶段期间以第二正峰值电平(例如6V)提供第二虚拟存储器单元的电压，且不会当第一虚拟存储器单元的电压从第一正峰值电平(Vpeak)降低到最小电平时，降低第二虚拟存储器单元的电压。在该技术中，第二正峰值电平可以大于第一正峰值电平。

[0162] 图16C提供了技术的示例，其中执行预充电阶段包括在以第一指定电平(Vdd0_pre)提供第一虚拟存储器单元的电压的同时将漏极端偏压在正电压(Vbl)，其中第一指定电平基于选择的数据存储器单元在存储器串中的位置(WLn)。第一指定电平是正电压(参见曲线1540a、1560a、1570a和1580a)，并且当选择的数据存储器单元距离存储器串的漏极端相对较远(WLn<＝WLx)时，第一指定电平相对较高，并且当选择的数据存储器单元与存储器串的漏极端相对靠近(WLn>WLx1)时，第一个指定电平是接地电压(参见曲线1560g、1570h和1580g)。该技术另外包括以大于第一指定电平的第二指定电平(Vdd1_pre)提供第二虚拟存储器单元的电压，同时以第一指定电平(Vdd0_pre)提供第一虚拟存储器单元的电压。

[0163] 在图15B的方法中，首先，将所有漏极端虚拟字线电压增加到一定电平，该电平足够高以提供足够的沟道预充电。在ts2处的Vsgd减小之前，虚拟字线电压在t1处减小至0V或其他足够低的电平(例如，足够低以在编程阶段中提供大的电压摆幅)。在预充电阶段完成之后，虚拟字线电压不会与数据字线电压一起斜升。相反，虚拟字线电压在数据字线电压斜升之后以一定的延迟(例如，几微秒)斜升。这样，当未选择的子块中的Vsgd_unsel在t2处下降到0V(曲线1510)，并且这些SGD晶体管的沟道电压被推至负电平时，DD0沟道电势不会立即升高。在延迟期间，空穴将在多晶硅沟道内部生成并移至SGD晶体管的沟道部分。这将增加那里的沟道电势。当Vdd0和相关联的沟道电势在t4开始增加时，SGD沟道电势要比没有延迟时的负电势更小。以这种方式，可以减小DD0和SGD之间的沟道电势差以及向DD0的电子注入。在斜升Vdd0的延迟期间，SGD沟道电势从负电平恢复。然而，数据字线电压可以不延迟地增加，从而确保在编程阶段期间的升压不被延迟，并因此在整个编程时间中没有任何损失。

[0164] 延迟的潜在缺点是，当最后一个漏极端数据字线的电压斜升时，相邻虚拟字线的沟道电压可能仍然很低。在这种情况下，在漏极端数据字线的存储器单元中可能发生注入干扰。一种解决方案是在与漏极端数据字线相邻的虚拟字线WLDD1上保持高电压。当数据字线电压在编程阶段中斜升时，这有助于减少漏极端数据字线上的注入类型的干扰。相反，当Vdd0在预充电阶段结束时减小时，在WLDD1上更容易发生注入干扰。然而，由于通常在编程擦除周期的正常块擦除期间擦除虚拟存储器单元，因此那里的注入干扰将不会造成负面影响。

[0165] 关于图16A至图16C，如上所述，当选择的字线靠近块或存储器串的漏极端时，可以省略或减弱干扰对策。测试表明，当对非常高(漏极端)字线进行编程时，如果在预充电阶段期间漏极端虚拟字线电压升高(诸如曲线1530a、1540a、1560a、1570a和1580a所示)，则信道斜升电势将在编程阶段中具有负面影响。不管漏极端虚拟字线电压在预充电阶段之后是否斜降，都可能发生这种负面影响。一种解决方案是在预充电阶段期间减小或忽略漏极端虚拟字线电压的斜升，如图16C所示。

[0166] 如图16A和图16B所示，对于编程阶段中的漏极端虚拟字线电压，也可以减小或省略斜升延迟或斜升速率的减小。这可以帮助避免潜在的信道升压减少。如所提及的，当选择的存储器串的漏极侧上的沟道的部分的电容相对较小时，沟道升压趋于更加困难，并且因此更难以通过来自字线电压的斜升的电容耦合来升压。在设法减少虚拟存储器单元和SGD晶体管的干扰时，省略或减少加速延迟或加速速率的降低可以帮助避免减少沟道升压。

[0167] 也可以实现图16A至16C的一个或多个但不是全部的解决方案。例如，预充电期间的电压可以如在图16A中那样被衰减，而没有如在图16A和图16B中那样分别在斜升中的延迟或斜升速率的减小。或者，可以如在图16A中那样衰减预充电期间的电压，并且可以如在图16B中那样衰减斜升速率，同时将斜升的延迟保持在与WLn无关的固定水平。其他变化也是可能的。

[0168] 图16A描绘了在编程循环的编程阶段期间，虚拟字线的电压的斜升相对于数据字线的电压的斜升的延迟的曲线，其作为选择的字线WLn位置的函数，与图13A和图13B一致。DD0和DD1的延迟分别为tdd0和tdd1。DD1表示例如WLDD1或虚拟存储器单元846。延迟可以基于斜升的开始。纵轴表示延迟，并且横轴表示选择的字线位置WLn。WLn的范围可以从一组字线或块的源极端到漏极端，例如，对于十一条字线，范围从WLL0到WLL10；或对于64条字线，范围从WLL0-WLL63。WLx表示在其中发生延迟转变的字线位置。WLx1表示在WLx和漏极端之间的字线位置，而WLx2表示在WLx1和漏极端之间的字线位置。

[0169] 曲线1600示出了当WLn在源极端与WLx之间时，tdd0处于最大电平，然后随着WLn进一步位于WLx的漏极侧上而开始减小，在一种方法中，当WLn＝WLx2时，tdd0可以达到0V，在这种情况下，不再使用提供延迟的干扰对策。曲线1602示出，当WLn在源极端与WLx之间时，tdd1最大，但是低于tdd0的最大值，然后随着WLn进一步位于WLx的漏极侧上而开始减小(WLn>WLx)。在一种方法中，当WLn＝WLx1时，tdd1可能达到0V，在这种情况下，不再使用提供延迟的干扰对策。其他选项是可能的。例如，tdd0和tdd1的最大值可以相同。而且，tdd0和tdd1的过渡字线可以不同。而且，WLx1可以与WLx2相同或不同。WLx1和WLx2也可以针对tdd0和tdd1进行自定义。在另一个选项中，可以在tdd0和tdd1的过渡中使用一个或多个步骤，而不是如图所示的逐步更改。而且，当WLn>WLx时，tdd0和/或tdd1可以达到最小电平，该电平为正值而不是0V。

[0170] 图16A提供了技术的示例，其中在编程阶段中，当选择的数据存储器单元距离存储器串的漏极端相对较远时，在第二虚拟存储器单元的电压的斜升的开始之后，第一虚拟存储器单元的电压的斜升的开始之间的延迟(tdd0)相对较大。

[0171] 图16B描绘了在编程循环的编程阶段期间虚拟字线和数据字线的电压的斜升的斜升速率的曲线，其作为选择字线WLn位置的函数，与图13A和图13B一致。数据字线的斜升速率为rWLdata，并且虚拟字线DD0和DD1的斜升速率分别为rdd0和rdd1。在一种方法中，rWLdata大于rdd1和rdd0。纵轴表示速率，横轴表示选择的字线位置WLn。WLn的范围可以从一组字线或块的源极端到漏极端。WLx表示在其中发生延迟转变的字线位置。

[0172] 曲线1610示出了在一种方法中rWLdata独立于WLn。对于WLn>WLx，rdd1和rdd0也可以独立于WLn(曲线1612)，并且当选择的字线更靠近WLx的源极侧上的源极端时(WLn

[0173] 图16C描绘了在编程阶段的预充电期间的虚拟字线的电压的曲线，其作为选择的字线WLn位置的函数，与图13A和图13B一致。DD0和DD1的预充电电压的最大电平分别为Vdd0_pre和Vdd1_pre。纵轴表示电压并且横轴表示选择的字线位置WLn。WLn的范围可以从一组字线或块的源极端到漏极端。WLx表示在其中发生电压过渡的字线位置。

[0174] 曲线1620示出了一个选项，其中当WLn<＝WLx时Vdd1处于最大电平，然后当WLn>WLx时Vdd1减小，最终在WLx2处达到0V。曲线1622示出了一个选项，其中当WLn<＝WLx时，Vdd0_pre处于最大电平(小于Vdd1的最大电平)，而当WLn>WLx时，Vdd0_pre减小，最终在WLx1处达到0V。

[0175] 其他选项是可能的。例如，Vdd0_pre和Vdd1_pre的最大电平可以相同。另外，对于Vdd0_pre和Vdd1_pre，过渡字线可以不同。而且，WLx1可以与WLx2相同或不同。在另一个选项中，可以在Vdd0_pre和Vdd1_pre的预充电值的过渡中使用一个或多个步骤，而不是如针对WLn>WLx所示的逐渐变化。而且，当WLn>WLx时，Vdd0_pre和/或Vdd1_pre的预充电值可以达到最小电平，该最小电平是正电压而不是0V。

[0176] 在一个具体实施中，一种装置包括：存储器串，该存储器串包括在存储器串的漏极端处的漏极端选择栅极晶体管、选择的数据存储器单元、未选择的数据存储器单元和与漏极端选择栅极晶体管相邻的第一虚拟存储器单元；位线，该位线连接到漏极端；和控制电路。控制电路被配置为在用于选择的数据存储器单元的编程循环中：执行预充电阶段，其中位线具有正电压并且漏极端选择栅极晶体管处于导电状态；并且在预充电阶段之后，执行编程阶段，其中在将编程脉冲施加到选择的数据存储器单元之前，当选择的数据存储器单元在存储器串中的位置在与存储器串的源极端相邻的存储器单元的子集之中时，第一虚拟存储器单元的电压的斜升的开始是在未选择数据存储器单元的斜升的开始之后。

[0177] 在另一个具体实施中，一种方法包括：对存储器串执行编程循环的预充电阶段，该存储器串包括在存储器串的漏极端处的漏极端选择栅极晶体管、选择的数据存储器单元、未选择的数据存储器单元，以及与漏极端选择栅极晶体管相邻的第一虚拟存储器单元，执行预充电阶段包括将漏极端偏压在正电压，同时在第一指定电平提供第一虚拟存储器单元的电压，其中第一指定电平基于选择的数据存储器单元在存储器串中的位置；以及在预充电阶段之后，执行编程循环的编程阶段。

[0178] 在另一个具体实施中，一种装置包括：存储器串，该存储器串包括沟道、在存储器串的漏极端处的漏极端选择栅极晶体管、与漏极端选择栅极晶体管相邻的非数据存储器单元、选择的数据存储器单元和未选择的数据存储器单元；用于在第一时间段内以正电压偏压沟道的装置；易于在第一时间段期间向非数据存储器单元施加在第一正电平下的电压的装置；用于将非数据存储器单元的电压从第一正电平降低到最小电平的装置；在第二时间段内将非数据存储器单元的电压从最小电平增加到第二正电平的装置；以及用于在非数据存储器单元的电压增加之前的第二时间段内增加未选择的数据存储器单元的电压的装置。该装置可以另外包括用于在非数据存储器单元的电压增加之前的第二时间段内增加选择的数据存储器单元的电压的装置。

[0179] 用于偏压信道的装置可以包括图4的位线电压驱动器440、控制电路110和控制器122，或其他逻辑硬件和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

[0180] 用于施加、降低和增加非数据存储器单元的电压以及用于降低非数据存储器单元的电压的装置可以包括图4的DD0虚拟字线驱动器447b、控制电路110和控制器122，或其他逻辑硬件和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

[0181] 用于增加未选择的数据存储器单元的电压的装置可包括功率控制模块116、未选择的数据字线电压驱动器447a、控制电路110和控制器122，或其他逻辑硬件和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

[0182] 已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

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