本発明は、ローパスフィルタを有する位相ロックループ回路及び遅延ロックループ回路に関する。

図１６は、位相ロックループ回路の構成例を示すブロック図である。 位相ロックループ（以下、ＰＬＬという）回路は、位相比較器（ＰＦＤ）１０１、チャージポンプ１０２、ローパスフィルタ（ＬＰＦ）１０３、電圧制御発振器（ＶＣＯ）１０４及び分周器１０５を有する。

位相比較器１０１は、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相を比較し、その位相差を示す位相差信号を出力する。 例えば、位相比較器１０１は、フィードバッククロック信号ＦＣＫがリファレンスクロック信号ＲＣＫより位相が進んでいるときには位相進み信号を出力し、位相が遅れているときには位相遅れ信号を出力する。 位相進み信号及び位相遅れ信号は、位相差に応じたパルス幅を有するパルス信号である。

チャージポンプ１０２は、位相比較器１０１により出力される位相差信号に応じたチャージポンプ電流を出力する。 例えば、チャージポンプ１０２は、位相遅れ信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量からチャージポンプ電流を引き抜いてその容量に充電されている制御電圧Ｖｃｎｔｌを下げ、位相進み信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量にチャージポンプ電流を供給してその容量に充電されている制御電圧Ｖｃｎｔｌを上げる。

ローパスフィルタ１０３は、抵抗及び容量を含み、チャージポンプ１０２から出力されるチャージポンプ電流を平滑化して制御電圧Ｖｃｎｔｌに変換する。 制御電圧Ｖｃｎｔｌは、ローパスフィルタ１０３内の容量の電圧である。

電圧制御発振器１０４は、制御電圧Ｖｃｎｔｌに応じた周波数の発振信号ＴＣＫを生成する。 例えば、電圧制御発振器１０４は、制御電圧Ｖｃｎｔｌが低いほど高い周波数の発振信号ＴＣＫを出力する。 発振信号ＴＣＫが出力クロック信号になる。

分周器１０５は、発振信号ＴＣＫを分周した分周信号を生成し、その分周信号をフィードバッククロック信号ＦＣＫとして位相比較器１０１に出力する。

上記のフィードバック制御により、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相差が０になる方向に制御される。 その結果、位相比較器１０１での位相差が０になるとＰＬＬ回路はロック状態（定常状態）に移行し、出力クロック信号ＴＣＫは、リファレンスクロック信号ＲＣＫに同期し、リファレンスクロック信号ＲＣＫの整数倍の周波数を有するクロック信号になる。 上記の整数倍は、分周器１０５の分周数に対応する。

図１７は、図１６の電圧制御発振器１０４の構成例を示す回路図である。 電圧制御発振器１０４は、例えば４個のＶＣＯユニット１１１をリング接続したリング発振器である。 ＶＣＯユニット１１１は、可変抵抗１７０１、差動アンプ１７０２及び電流源１７０３を有する。 可変抵抗１７０１は、電源電圧ノード及び差動アンプ１７０２の電源端子間に接続され、制御電圧Ｖｃｎｔｌに応じて抵抗値が変化する。 電流源１７０３は、差動アンプ１７０２の基準端子及び基準電位ノード間に接続される。 基準電位ノードは、例えばグランド電位ノードである。 差動アンプ１７０２は、入力差動信号を増幅して出力差動信号を出力する。 差動信号は、相互に位相が反転した信号である。 第１段〜第３段の差動アンプ１７０２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第２段〜第４段の差動アンプ１７０２の負差動信号入力端子及び正差動信号入力端子に接続される。 第４段の差動アンプ１７０２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第１段の差動アンプ１７０２の正差動信号入力端子及び負差動信号入力端子に接続される。 例えば、第４段の差動アンプ１７０３の差動信号出力端子から出力クロック信号ＴＣＫが出力される。

図１８は、図１６のローパスフィルタ１０３及び電圧制御発振器１０４の構成例を示す回路図である。 まず、ローパスフィルタ１０３の構成を説明する。 ローパスフィルタ１０３は、容量Ｃ１，Ｃ２及び抵抗Ｒ１を有する受動型ローパスフィルタである。 容量Ｃ１及び抵抗Ｒ１の直列接続回路は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 容量Ｃ２は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。

次に、電圧制御発振器１０４の構成を説明する。 以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。 電圧制御発振器１０４は、トランジスタＭ１１，Ｍ１２及び４個のＶＣＯユニット１１１を有する。 ４個のＶＣＯユニット１１１は、図１７に示すようにリング接続されている。 トランジスタＭ１１及びＭ１２は、バイアス回路を構成する。 ｐチャネルトランジスタＭ１１は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続される。 ｎチャネルトランジスタＭ１２は、ゲート及びドレインがトランジスタＭ１１のドレインに接続され、ソースが基準電位ノードに接続される。

ＶＣＯユニット１１１は、トランジスタＭ２１〜Ｍ２７及び容量Ｃ１１，Ｃ１２を有する。 トランジスタＭ２１〜Ｍ２４は、可変抵抗１７０１に対応し、負荷を構成する負荷トランジスタである。 トランジスタＭ２７は、電流源１７０３に対応する。 トランジスタＭ２５及びＭ２６は、差動アンプ１７０２に対応する。 入力端子ＩＮ１及びＩＮ２は、差動アンプ１７０２の差動信号入力端子である。 出力端子ＯＵＴ１及びＯＵＴ２は、差動アンプ１７０２の差動信号出力端子である。

ｐチャネルトランジスタＭ２１は、ソースが電源電圧ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ２に接続される。 ｐチャネルトランジスタＭ２２は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴ２に接続される。

ｐチャネルトランジスタＭ２３は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴ１に接続される。 ｐチャネルトランジスタＭ２４は、ソースが電源電圧ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ１に接続される。

ｎチャネルトランジスタＭ２５は、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ２に接続され、ソースがｎチャネルトランジスタＭ２７のドレインに接続される。 ｎチャネルトランジスタＭ２６は、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ソースがｎチャネルトランジスタＭ２７のドレインに接続される。 ｎチャネルトランジスタＭ２７は、ゲートがトランジスタＭ１２のゲートに接続され、ソースが基準電位ノードに接続される。 容量Ｃ１１は、出力端子ＯＵＴ２及び基準電位ノード間に接続される。 容量Ｃ１２は、出力端子ＯＵＴ１及び基準電位ノード間に接続される。

図１９は、遅延ロックループ回路の構成例を示すブロック図である。 遅延ロックループ（以下、ＤＬＬという）回路は、位相比較器（ＰＦＤ）１０１、チャージポンプ１０２、ローパスフィルタ（ＬＰＦ）１０３及び電圧制御遅延器（ＶＣＤＬ）１２１を有する。

位相比較器１０１は、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＴＣＫとの位相を比較し、その位相差を示す位相差信号を出力する。 例えば、位相比較器１０１は、フィードバッククロック信号ＴＣＫがリファレンスクロック信号ＲＣＫより位相が進んでいるときには位相進み信号を出力し、位相が遅れているときには位相遅れ信号を出力する。 位相進み信号及び位相遅れ信号は、位相差に応じたパルス幅を有するパルス信号である。

チャージポンプ１０２は、位相比較器１０１により出力される位相差信号に応じたチャージポンプ電流を出力する。 例えば、チャージポンプ１０２は、位相遅れ信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量からチャージポンプ電流を引き抜いてその容量に充電されている制御電圧Ｖｃｎｔｌを下げ、位相進み信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量にチャージポンプ電流を供給してその容量に充電されている制御電圧Ｖｃｎｔｌを上げる。

ローパスフィルタ１０３は、抵抗及び容量を含み、チャージポンプ１０２から出力されるチャージポンプ電流を平滑化して制御電圧Ｖｃｎｔｌに変換する。 制御電圧Ｖｃｎｔｌは、ローパスフィルタ１０３内の容量の電圧である。

電圧制御遅延器１２１は、制御電圧Ｖｃｎｔｌに応じた遅延量をリファレンスクロック信号ＲＣＫに付与して遅延信号ＴＣＫを生成し、その遅延信号ＴＣＫをフィードバッククロック信号として位相比較器１０１に出力する。 例えば、電圧制御遅延器１２１は、制御電圧Ｖｃｎｔｌが高いほど長い遅延量を付与した遅延信号ＴＣＫを出力する。 遅延信号ＴＣＫが出力クロック信号になる。

上記のフィードバック制御により、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相差が０になる方向に制御される。 その結果、位相比較器１０１での位相差が０になるとＤＬＬ回路はロック状態（定常状態）に移行し、出力クロック信号ＴＣＫは、リファレンスクロック信号ＲＣＫの位相に一致したクロック信号になる。

図２０は、図１９の電圧制御遅延器１２１の構成例を示す回路図である。 電圧制御遅延器１２１は、例えば４個のＶＣＤＬユニット１２２を有する遅延線である。 ＶＣＤＬユニット１２２は、可変抵抗２００１、差動アンプ２００２及び電流源２００３を有する。 ＶＣＤＬユニット１２２は、図１７のＶＣＯユニット１１１と同じ構成を有する。 リファレンスクロック差動信号ＲＣＫ１及びＲＣＫ２は、図１９のリファレンスクロック信号ＲＣＫの差動信号である。 出力クロック差動信号ＴＣＫ１及びＴＣＫ２は、図１９の出力クロック信号ＴＣＫの差動信号である。 第１段の差動アンプ２００２の差動信号入力端子には、リファレンスクロック差動信号ＲＣＫ１及びＲＣＫ２が入力される。 第１段〜第３段の差動アンプ２００２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第２段〜第４段の差動アンプ２００２の負差動信号入力端子及び正差動信号入力端子に接続される。 第４段の差動アンプ２００２の正差動信号出力端子及び負差動信号出力端子は、出力クロック差動信号ＴＣＫ１及びＴＣＫ２を出力する。

図２１は、図１９のローパスフィルタ１０３及び電圧制御遅延器１２１の構成例を示す回路図である。 ローパスフィルタ１０３は、図１８のローパスフィルタ１０３と同じ構成を有する。 電圧制御遅延器１２１は、トランジスタＭ１１，Ｍ１２及び４個のＶＣＤＬユニット１２２を有する。 トランジスタＭ１１及びＭ１２は、図１８のトランジスタＭ１１及びＭ１２と同じ構成を有する。 ＶＣＤＬユニット１２２は、図１８のＶＣＯユニット１１１と同じ構成を有する。 ４個のＶＣＤＬユニット１２２は、図２０のように直列に接続される。

近年、ＰＬＬ回路及びＤＬＬ回路は、共に汎用性の高いものが必要とされ、そのため、広帯域に発振する電圧制御発振器１０４及びワイドレンジな遅延を要する電圧制御遅延器１２１が開発されてきている。

電圧制御発振器１０４は、図１７及び図１８に示すように、ＣＭＬ型のリング素子を複数段並べて正帰還かけるＶＣＯユニット１１１及びそのリング素子にバイアス電圧を供給するバイアス回路Ｍ１１，Ｍ１２から構成されている。 また、電圧制御遅延器１２１は、図２０及び図２１に示すように、ＣＲのディレィ素子を複数段並べて正帰還かけるＶＣＤＬユニット１２２及びそのＶＣＤＬユニット１２２にバイアス電圧を供給するバイアス回路Ｍ１１，Ｍ１２から構成されている。 ローパスフィルタ１０３からの制御電圧Ｖｃｎｔｌは、バイアス回路Ｍ１１，Ｍ１２に入力される。 バイアス回路Ｍ１１，Ｍ１２は、制御電圧Ｖｃｎｔｌに比例したバイアス電圧を出力する。 このバイアス電圧は、ＣＭＬのテール電流源トランジスタＭ２７と負荷トランジスタＭ２２，Ｍ２３を制御する。 負荷トランジスタだけ、又はテール電流源トランジスタだけ制御する方式もあるが、振幅を発振周波数によらず一定にしたい場合は、同時に制御する方式が一般的である。 ローパスフィルタ１０３に関しては、チャージポンプ型ＰＬＬ回路及びＤＬＬ回路の場合、受動素子のみで構成されている場合が一般的である。 用途によっては、ローパスフィルタ１０３がアクティブフィルタであるケースもある。

しかし、図１７及び図１８のＰＬＬ回路並びに図２０及び図２１のＤＬＬ回路の場合、広帯域又はワイドレンジ遅延を実現した結果、図２２に示すような、閉ループ関数の特性を有する。

図２２は、ＰＬＬ回路及びＤＬＬ回路の閉ループ関数を示す図である。 横軸は周波数を示し、縦軸はジッタゲインを示す。 関数２２０１は、ロック周波数が１００ＭＨｚの関数である。 関数２２０２は、ロック周波数が１ＧＨｚの関数である。 ＰＬＬ回路の場合、高周波数でカットオフ周波数が高いのに、低周波数でカットオフ周波数が低くなる。 矢印２１０３で示すカットオフ周波数の遷移は、図２３のジッタ特性に影響を及ぼす。

図２３は、周波数に対するジッタ特性を示す図である。 例えば、１００ＭＨｚから１ＧＨｚの範囲でロック可能なＰＬＬ回路を考える。 ここでいうジッタ特性とは、電圧制御発振器１０４のデバイスノイズ起因で生じるジッタのことを指し、通常のＰＬＬ回路は、この電圧制御発振器１０４のデバイスノイズがジッタの主要因となる。 理想的なジッタ特性２３０１では、周波数にかかわらずにＶＣＯゲインが一定であるため、ジッタが一定値になる。 しかし、実際のジッタ特性２３０２では、低周波数になるとＶＣＯゲインが低くなるため、ジッタが増加する。 ではなぜ、このような問題が生じるかというと、電圧制御発振器１０４及び電圧制御遅延器１２１がもつＶＣＯゲイン及びＶＣＤＬゲインと呼ばれるパラメータが図２４及び図２５に示すように変動するからである。

図２４は、電圧制御発振器１０４の制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの特性２４００を示す図である。 ＰＬＬ回路は、同調範囲ＲＮにおいて周波数範囲ＴＦでロック可能である。 Ｖｄｄは電源電圧を示し、Ｖｔｈはトランジスタの閾値電圧を示す。 制御電圧ＶｃｎｔｌがＶ１のとき、発振周波数ｆｏｓｃはｆ１になり、ＶＣＯゲイン２４０１はその時の特性２４００の傾きで表わされる。 制御電圧ＶｃｎｔｌがＶ２のとき、発振周波数ｆｏｓｃはｆ２になり、ＶＣＯゲイン２４０２はその時の特性２４００の傾きで表わされる。 ＶＣＯゲイン２４０１及び２４０２は、制御電圧Ｖｃｎｔｌに対する発振周波数ｆｏｓｃの変動量で表わされる。 周波数ｆ２は、周波数ｆ１より低い。 低周波数ｆ２のＶＣＯゲイン２４０２は、高周波数ｆ１のＶＣＯゲイン２４０１より低い。 その結果、図２３に示すように、高帯域ＰＬＬ回路においてカットオフ周波数を一定にすると、低周波数においてジッタが増加する。

図２５は、電圧制御遅延器１２１の制御電圧Ｖｃｎｔｌ及び遅延量の特性２５００を示す図である。 ＤＬＬ回路は、同調範囲ＲＮにおいて遅延量範囲ＴＤでロック可能である。 Ｖｄｄは電源電圧を示し、Ｖｔｈはトランジスタの閾値電圧を示す。 制御電圧ＶｃｎｔｌがＶ１のとき、遅延量はＴ１になり、ＶＣＤＬゲイン２５０１はその時の特性２５００の傾きで表わされる。 制御電圧ＶｃｎｔｌがＶ２のとき、遅延量はＴ２になり、ＶＣＤＬゲイン２５０２はその時の特性２５００の傾きで表わされる。 ＶＣＤＬゲイン２５０１及び２５０２は、制御電圧Ｖｃｎｔｌに対する遅延量の変動量で表わされる。 以上のように、高帯域ＤＬＬ回路においてカットオフ周波数を一定にすると、遅延量に応じてＶＣＤＬゲインは変動するので、遅延量によりジッタが増加する。

次式のように、カットオフ周波数ＢＷを決めるパラメータは、チャージポンプ電流Ｉｃｐ、ローパスフィルタ１０３の抵抗Ｒ、ＶＣＯゲイン（又はＶＣＤＬゲイン）Ｋ、分周数Ｎ（ＰＬＬ回路の場合）である。 この中で、ＶＣＯゲイン（又はＶＣＤＬゲイン）Ｋのみが固定値でないために、カットオフ周波数ＢＷが変動するわけである。
ＢＷ＝Ｉｃｐ×Ｒ×Ｋ／（２×π×Ｎ）

また、下記の特許文献１には、基準信号を発生する発振器と、前記基準信号と出力信号を分周した信号との位相を比較して位相差信号を出力する周波数位相比較器と、前記位相差信号に応じたチャージポンプ電流を生成するチャージポンプと、固定抵抗と固定容量とで構成され前記チャージポンプ電流を平滑化および電圧変換して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する前記出力信号を生成する電圧制御発振器と、前記出力信号を分周する可変分周器とでＰＬＬループを構成する周波数シンセサイザーであって、前記チャージポンプの出力端と前記低域通過フィルタを構成する固定容量の一端との間に設けられ、抵抗制御信号に応じて複数の値を可変設定する可変抵抗と、前記周波数シンセサイザーの周波数切替え時にループゲインを大きくし、その後徐々に小さくするように、前記可変抵抗の切替え幅と切替え時間を制御する前記抵抗制御信号を出力する可変抵抗切替時間制御回路とを備えたことを特徴とする周波数シンセサイザーが記載されている。

また、下記の特許文献２には、位相比較器と、ループフィルタと、前記ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、前記電圧電流変換回路より出力される出力電流に対応した電流源を有し、リング状に接続された１以上の差動インバータ回路を有する電圧制御発振器とを備えたＰＬＬ回路において、前記電圧電流変換回路は前記出力電流を決定する可変抵抗回路を有し、プロセスばらつきを低減させることを特徴とするＰＬＬ回路が記載されている。

また、下記の特許文献３には、入力信号と分周信号との位相差を比較し、位相進み信号または位相遅れ信号を出力する位相比較器と、前記位相比較器から出力される位相進み信号または位相遅れ信号に応じた電流信号を出力するチャージポンプ回路と、抵抗およびキャパシタを有し、前記チャージポンプ回路から出力される電流信号を平滑化して電圧信号に変換するローパスフィルタと、前記ローパスフィルタから出力される電圧信号に応じた周波数の発振信号を生成する電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を所定の分周比により分周して前記分周信号を生成する分周器と、前記入力信号の周波数の変化を判定する周波数判定手段と、前記周波数判定手段の判定に従って、前記チャージポンプ回路から出力される電流信号の電流値、前記抵抗の抵抗値、前記キャパシタの容量値、および前記分周器の分周比のうちの少なくとも２つの回路定数を切り替える切替手段と、を備え、前記切替手段は、前記回路定数を切り替えるときには、ＰＬＬループのダンピング因子を一定のままでＰＬＬループの帯域周波数を変更するように、前記回路定数を同時に切り替えることを特徴とするＰＬＬ回路が記載されている。

特開２００５−２３６４３１号公報

特開２００６−３３１９７号公報

特開２００６−２２２９３９号公報

上述のとおり、広帯域のＰＬＬ回路及びＤＬＬ回路を実現するために、カットオフ周波数が一定にできず、ジッタが増加する問題がある。

本発明の目的は、ジッタの増加を防止し、カットオフ周波数の変動を防止することができる位相ロックループ回路及び遅延ロックループ回路を提供することである。

本発明の位相ロックループ回路は、リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする。

また、本発明の遅延ロックループ回路は、リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、前記制御電圧に応じた遅延量を前記リファレンス信号に付与して遅延信号を生成し、前記遅延信号を前記フィードバック信号として前記位相比較器に出力する電圧制御遅延器とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする。

カットオフ周波数を一定にすることが可能となる。 その結果、電圧制御発振器又は電圧制御遅延器自身で余計なジッタを増やすことなく、ＰＬＬ回路で周波数に関係なくジッタを一定に保ち、またＤＬＬ回路で遅延量に関係なくジッタを一定に保つことが可能となる。

（第１の実施形態）
図１５は、本発明の第１の実施形態による高速入力／出力（Ｉ／Ｏ）回路の構成例を示す図である。 ドライバ１５０１は、パラレル／シリアル変換器１５０２及び位相ロックループ（以下、ＰＬＬという）回路１５０３を有する。 レシーバ１５０６は、シリアル／パラレル変換器１５０７及びＰＬＬ回路１５０８を有する。 ＰＬＬ回路１５０３及び１５０８は、リファレンスクロック信号ＲＣＫに同期し、リファレンスクロック信号ＲＣＫの整数倍の周波数を有するクロック信号を生成する。 パラレル／シリアル変換器１５０２は、ＰＬＬ回路１５０３により生成されたクロック信号に同期して、パラレルデータＤ１をシリアルデータＤ２に変換する。 シリアル／パラレル変換器１５０７は、ＰＬＬ回路１５０８により生成されたクロック信号に同期して、シリアルデータＤ２をパラレルデータＤ３に変換する。 変換器１５０２及び１５０７では、データレートの半分の周波数のクロック信号が必要とされ、そのクロック信号はＰＬＬ回路１５０３及び１５０８により生成される。 ＰＬＬ回路は、高速Ｉ／Ｏ回路及びＲＦ回路等に使用される。 遅延ロックループ（以下、ＤＬＬという）回路も、ＰＬＬ回路と同様な用途に使用される。

図１６は、ＰＬＬ回路の構成例を示すブロック図である。 ＰＬＬ回路は、位相比較器（ＰＦＤ）１０１、チャージポンプ１０２、ローパスフィルタ（ＬＰＦ）１０３、電圧制御発振器（ＶＣＯ）１０４及び分周器１０５を有する。

位相比較器１０１は、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相を比較し、その位相差を示す位相差信号を出力する。 例えば、位相比較器１０１は、フィードバッククロック信号ＦＣＫがリファレンスクロック信号ＲＣＫより位相が進んでいるときには位相進み信号を出力し、位相が遅れているときには位相遅れ信号を出力する。 位相進み信号及び位相遅れ信号は、位相差に応じたパルス幅を有するパルス信号である。

チャージポンプ１０２は、位相比較器１０１により出力される位相差信号に応じたチャージポンプ電流を出力する。 例えば、チャージポンプ１０２は、位相遅れ信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量からチャージポンプ電流を引き抜いてその容量に充電されている制御電圧Ｖｃｎｔｌを下げ、位相進み信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量にチャージポンプ電流を供給してその容量に充電されている制御電圧Ｖｃｎｔｌを上げる。

ローパスフィルタ１０３は、抵抗及び容量を含み、チャージポンプ１０２から出力されるチャージポンプ電流を平滑化して制御電圧Ｖｃｎｔｌに変換する。 制御電圧Ｖｃｎｔｌは、ローパスフィルタ１０３内の容量の電圧である。

電圧制御発振器１０４は、制御電圧Ｖｃｎｔｌに応じた周波数の発振信号ＴＣＫを生成する。 例えば、電圧制御発振器１０４は、制御電圧Ｖｃｎｔｌが低いほど高い周波数の発振信号ＴＣＫを出力する。 発振信号ＴＣＫが出力クロック信号になる。

分周器１０５は、発振信号ＴＣＫを分周した分周信号を生成し、その分周信号をフィードバッククロック信号ＦＣＫとして位相比較器１０１に出力する。

上記のフィードバック制御により、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相差が０になる方向に制御される。 その結果、位相比較器１０１での位相差が０になるとＰＬＬ回路はロック状態（定常状態）に移行し、出力クロック信号ＴＣＫは、リファレンスクロック信号ＲＣＫに同期し、リファレンスクロック信号ＲＣＫの整数倍の周波数を有するクロック信号になる。 上記の整数倍は、分周器１０５の分周数に対応する。

図１７は、図１６の電圧制御発振器１０４の構成例を示す回路図である。 電圧制御発振器１０４は、例えば４個のＶＣＯユニット１１１をリング接続したリング発振器である。 ＶＣＯユニット１１１は、可変抵抗１７０１、差動アンプ１７０２及び電流源１７０３を有する。 可変抵抗１７０１は、電源電圧ノード及び差動アンプ１７０２の電源端子間に接続され、制御電圧Ｖｃｎｔｌに応じて抵抗値が変化する。 電流源１７０３は、差動アンプ１７０２の基準端子及び基準電位ノード間に接続される。 基準電位ノードは、例えばグランド電位ノードである。 差動アンプ１７０２は、入力差動信号を増幅して出力差動信号を出力する。 差動信号は、相互に位相が反転した信号である。 第１段〜第３段の差動アンプ１７０２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第２段〜第４段の差動アンプ１７０２の負差動信号入力端子及び正差動信号入力端子に接続される。 第４段の差動アンプ１７０２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第１段の差動アンプ１７０２の正差動信号入力端子及び負差動信号入力端子に接続される。 例えば、第４段の差動アンプ１７０３の差動信号出力端子から出力クロック信号ＴＣＫが出力される。

図１は、本実施形態によるＰＬＬ回路内のローパスフィルタ１０３及び電圧制御発振器１０４の構成例を示す回路図であり、図１８に対してトランジスタＭ１及びＭ２を追加したものである。 まず、ローパスフィルタ１０３の構成を説明する。 以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。 ローパスフィルタ１０３は、容量Ｃ１，Ｃ２、抵抗Ｒ１及びトランジスタＭ１，Ｍ２を有する。 容量Ｃ１及び固定抵抗Ｒ１の直列接続回路は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 容量Ｃ２は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 ｐチャネルトランジスタＭ１は、ソースが容量Ｃ１及び固定抵抗Ｒ１の相互接続点に接続され、ゲート及びドレインが制御電圧Ｖｃｎｔｌのノードに接続される。 ｐチャネルトランジスタＭ２は、ゲートにバイアス電圧（例えば基準電位）が印加され、ソースが容量Ｃ１及び固定抵抗Ｒ１の相互接続点に接続され、ドレインが制御電圧Ｖｃｎｔｌのノードに接続される。 トランジスタＭ１は、トランジスタＭ２に並列に接続され、かつダイオード接続されている。 固定抵抗Ｒ１は、トランジスタＭ１，Ｍ２のソース及びドレイン間に接続される。

次に、電圧制御発振器１０４の構成を説明する。 電圧制御発振器１０４は、トランジスタＭ１１，Ｍ１２及び４個のＶＣＯユニット１１１を有する。 ４個のＶＣＯユニット１１１は、図１７に示すようにリング接続されている。 トランジスタＭ１１及びＭ１２は、バイアス回路を構成する。 ｐチャネルトランジスタＭ１１は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続される。 ｎチャネルトランジスタＭ１２は、ゲート及びドレインがトランジスタＭ１１のドレインに接続され、ソースが基準電位ノードに接続される。

ＶＣＯユニット１１１は、トランジスタＭ２１〜Ｍ２７及び容量Ｃ１１，Ｃ１２を有する。 トランジスタＭ２１〜Ｍ２４は、可変抵抗１７０１に対応し、負荷を構成する負荷トランジスタである。 トランジスタＭ２７は、電流源１７０３に対応する。 トランジスタＭ２５及びＭ２６は、差動アンプ１７０２に対応する。 入力端子ＩＮ１及びＩＮ２は、差動アンプ１７０２の差動信号入力端子である。 出力端子ＯＵＴ１及びＯＵＴ２は、差動アンプ１７０２の差動信号出力端子である。

ｐチャネルトランジスタＭ２１は、ソースが電源電圧ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ２に接続される。 ｐチャネルトランジスタＭ２２は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴ２に接続される。

ｐチャネルトランジスタＭ２３は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴ１に接続される。 ｐチャネルトランジスタＭ２４は、ソースが電源電圧ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ１に接続される。

ｎチャネルトランジスタＭ２５は、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ２に接続され、ソースがｎチャネルトランジスタＭ２７のドレインに接続される。 ｎチャネルトランジスタＭ２６は、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ソースがｎチャネルトランジスタＭ２７のドレインに接続される。 ｎチャネルトランジスタＭ２７は、ゲートがトランジスタＭ１２のゲートに接続され、ソースが基準電位ノードに接続される。 容量Ｃ１１は、出力端子ＯＵＴ２及び基準電位ノード間に接続される。 容量Ｃ１２は、出力端子ＯＵＴ１及び基準電位ノード間に接続される。

電圧制御発振器１０４は、負荷を構成する負荷トランジスタＭ２１〜Ｍ２４を有する。 トランジスタＭ１及びＭ２は、負荷トランジスタＭ２１〜Ｍ２４に対して、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なる。

図２は、電圧制御発振器１０４の制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの特性２００を示す図である。 制御電圧ＶｃｎｔｌがＶ１のとき、発振周波数ｆｏｓｃはｆ１になり、ＶＣＯゲイン２０１はその時の特性２００の傾きで表わされる。 制御電圧ＶｃｎｔｌがＶ２のとき、発振周波数ｆｏｓｃはｆ２になり、ＶＣＯゲイン２０２はその時の特性２００の傾きで表わされる。 ＶＣＯゲイン２０１及び２０２は、制御電圧Ｖｃｎｔｌに対する発振周波数ｆｏｓｃの変動量で表わされる。 周波数ｆ２は、周波数ｆ１より低い。 低周波数ｆ２のＶＣＯゲイン２０２は、高周波数ｆ１のＶＣＯゲイン２０１より低い。

例えば、ＶＣＯゲイン２０２がαであり、ＶＣＯゲイン２０１が４×αであるとする。 以下、ＶＣＯゲインが４倍変動する電圧制御発振器１０４において、カットオフ周波数を一定にする方法を例に説明する。 ＶＣＯゲインを補正する場合、ローパスフィルタ１０３内の合成抵抗ＲＬを４倍可変にして、ＶＣＯゲインの変動を打ち消す。 ＶＣＯゲイン２０１が４×αであるとき合成抵抗ＲＬをＲとし、ＶＣＯゲイン２０２がαであるとき合成抵抗ＲＬを４×Ｒとする。

図３は、図１のローパスフィルタ１０３の等価回路図である。 可変抵抗Ｒ２は、図１のトランジスタＭ１及びＭ２に対応し、固定抵抗Ｒ１と並列に接続される。 トランジスタＭ１及びＭ２の合成抵抗をＲ２で表わす。 また、固定抵抗Ｒ１及び可変抵抗Ｒ２の合成抵抗をＲＬで表わす。 制御電圧ＶｃｎｔｌがＶ１のとき、合成抵抗ＲＬを低い抵抗Ｒとする。 制御電圧ＶｃｎｔｌがＶ２のとき、合成抵抗ＲＬを高い抵抗４×Ｒとする。 制御電圧ＶｃｎｔｌがＶ１〜Ｖ２の範囲を有する場合、合成抵抗ＲＬは４倍変動する必要がある。

すなわち、ＶＣＯゲインがｎ倍変動する電圧制御発振器１０４では、合成抵抗ＲＬはｎ倍変動する必要がある。 ここで、固定抵抗Ｒ１をｎ×Ｒに設定すると、合成抵抗ＲＬは次式で表わされる。
ＲＬ＝Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）
＝ｎ×Ｒ×Ｒ２／（ｎ×Ｒ＋Ｒ２）

制御電圧ＶｃｎｔｌがＶ１のとき、合成抵抗ＲＬをＲにするには、可変抵抗Ｒ２を以下のように設定すればよい。
ＲＬ＝ｎ×Ｒ×Ｒ２／（ｎ×Ｒ＋Ｒ２）＝Ｒ
Ｒ２＝ｎ×Ｒ／（ｎ−１）

例えば、ｎ＝４の場合を考える。 制御電圧ＶｃｎｔｌがＶ１のとき、可変抵抗Ｒ２は４×Ｒ／３に設定されるようにすればよい。 具体的には、そのような可変抵抗Ｒ２を構成するトランジスタＭ１及びＭ２のサイズを電圧制御発振器１０４の負荷トランジスタＭ２１〜Ｍ２４から見積もる。 固定抵抗Ｒ１は４×Ｒに設定される。 制御電圧ＶｃｎｔｌがＶ２のとき、可変抵抗Ｒ２が無限大に近づくと、合成抵抗ＲＬはＲ１＝４×Ｒに近づく。 これにより、制御電圧ＶｃｎｔｌがＶ１のとき合成抵抗ＲＬをＲとし、制御電圧ＶｃｎｔｌがＶ２のとき合成抵抗ＲＬを４×Ｒにすることができる。

ローパスフィルタ１０３は、制御電圧Ｖｃｎｔｌに応じて変化する可変抵抗Ｒ２を有する。 可変抵抗Ｒ２は、ドレインに制御電圧Ｖｃｎｔｌが印加されるトランジスタＭ１及びＭ２を有する。

以上のように、トランジスタＭ１及びＭ２は、電圧制御発振器１０４の負荷トランジスタＭ２１〜Ｍ２４とチャネル幅（ゲート幅）及びチャネル長（ゲート長）を揃えて、並列トランジスタ数を調整することにより、抵抗値を設定する。 ＶＣＯゲインの変動量は、使用する帯域で決まるため、その変動量をｎとして表記することができる。 この構造の特徴は、ＶＣＯゲインをローパスフィルタ１０３の抵抗値でキャンセルする考え方である。 次式のように、ＶＣＯゲインＫｖは、制御電圧Ｖｃｎｔｌに比例する。 ここで、Ｃｒは電圧制御発振器１０４内のリング発振器のトータルの容量である。
Ｋｖ＝２×β×λ×（Ｖｃｎｔｌ−Ｖｔｈ）×（１＋λ×Ｖｄｓ）×１／Ｃｒ

そこで、制御電圧Ｖｃｎｔｌに対して、リニアな特性をもつトランジスタ抵抗を挿入することで、ＶＣＯゲインのばらつきをキャンセルする。 ローパスフィルタ１０３に付加したトランジスタＭ２は、ゲート電圧が基準電位に固定されているため、制御電圧Ｖｃｎｔｌ依存を完全には反映できない。 しかし、ゲート電圧が十分にかかっているため、トランジスタＭ２はドレイン電圧依存で電流及び電圧（Ｉ−Ｖ）特性を決めることができ、この特性を利用して、抵抗として利用している。

上記のように、ローパスフィルタ１０３の合成抵抗ＲＬを決めることで、最終的にローパスフィルタ１０３のトランジスタＭ１及びＭ２の並列トランジスタ数を決定すればよい。 トランジスタＭ１及びＭ２は、電圧制御発振器１０４の負荷トランジスタＭ２１〜Ｍ２４と同じサイズのチャネル幅及びチャネル長でなくても、抵抗値を合わせることでも、もちろん、ＶＣＯゲインのばらつきはキャンセル可能である。 ポイントは、あくまで一次または二次の抵抗でＶＣＯゲインばらつきをキャンセルすることであり、所望とする可変抵抗Ｒ２の傾きが得られれば、効果を得ることができる。

図４は、電圧制御発振器１０４の制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの特性２００を示す図である。 ＰＬＬ回路は、同調範囲ＲＮにおいてロック可能である。 Ｖｄｄは電源電圧を示し、Ｖｔｈはトランジスタの閾値電圧を示す。 特性４０１は、ローパスフィルタ１０３内のトランジスタＭ１及びＭ２に要求されるＩ−Ｖ特性を示す。 Ｉ−Ｖ特性４０１は、制御電圧Ｖｃｎｔｌに比例した一次の傾きが好ましく、周波数特性２００に一致することが理想的である。 Ｉ−Ｖ特性４０１を実現するには、合成抵抗特性４０２が必要である。 合成抵抗特性４０２は、制御電圧Ｖｃｎｔｌに対する合成抵抗ＲＬの特性である。 ＰＬＬ回路の場合は、一次の線形カーブで補正するとキャンセルの精度があがる。 ＰＬＬ回路で二次の特性でキャンセルしても、もちろん、キャンセル誤差が入りはするが、補正無しのときに比べると効果はあがる。

低周波数側では、ＶＣＯゲインが低く、制御電圧Ｖｃｎｔｌが高く、可変抵抗Ｒ２が高く、合成抵抗ＲＬは高く、カットオフ周波数ＢＷの変動を防止できる。 これに対し、高周波数側では、ＶＣＯゲインが高く、制御電圧Ｖｃｎｔｌが低く、可変抵抗Ｒ２が低く、合成抵抗ＲＬが低く、カットオフ周波数ＢＷの変動を防止できる。

図５は、ローパスフィルタ１０３内のトランジスタＭ１及びＭ２のＩ−Ｖ特性をシミュレーションした結果を示す図である。 横軸は制御電圧Ｖｃｎｔｌを示し、縦軸はトランジスタＭ１及びＭ２に流れる電流を示す。 なお、電流は、０を基準に負の方向の電流で示している。 特性５０１は、トランジスタＭ１に流れる電流を示す。 特性５０２は、トランジスタＭ２に流れる電流を示す。 Ｉ−Ｖ特性５０３は、トランジスタＭ１及びＭ２に流れる電流の和を示す。 Ｉ−Ｖ特性５０３は、図４で要求されているＩ−Ｖ特性４０１をほぼ再現していることが確認できる。

本実施形態は、フィードバック制御がないので、通常の伝達関数の計算が適用可能であり、ＰＬＬ回路の安定性に影響がない。 また、ＶＣＯゲインの補正を、チャージポンプ電流ではなく、合成抵抗ＲＬで実施している。 また、２個のトランジスタＭ１及びＭ２により、アナログ的にＶＣＯゲインを簡易的に補正することができる。

また、本実施形態は、デジタル回路で補正をかけているわけではないので、初期シーケンス、リセット動作等を必要とせず、電源瞬断時等も、自己復帰が可能である。 また、本実施形態は、電圧制御発振器１０４内の冗長な回路（アンプ等）を必要としないので、電圧制御発振器１０４自身のジッタ特性を低減できる。 その結果、ＰＬＬ回路は、ロックレンジすべてで低ジッタを維持できる。

図６は、本実施形態による周波数に対するジッタ特性を示す図である。 周波数が低くなり、ＶＣＯゲインが低くなっても、合成抵抗ＲＬが動作点に合わせて変動し、カットオフ周波数（ループ帯域）としてみると、一定値を保つ。 その結果、電圧制御発振器１０４の動作範囲内で、図２３に比べ、ジッタを低減することができる。

（第２の実施形態）
図７は、本発明の第２の実施形態によるＰＬＬ回路内のローパスフィルタ１０３及び電圧制御発振器１０４の構成例を示す回路図である。 本実施形態（図７）は、第１の実施形態（図１）に対して、トランジスタＭ１を削除したものである。 以下、本実施形態が第１の実施形態と異なる点を説明する。 本実施形態は、可変抵抗Ｒ２をゲート接地トランジスタＭ２のみで実現している。 トランジスタＭ２は、後に図１１を参照しながら説明するように、二次のＩ−Ｖ特性を実現することができる。 二次のＩ−Ｖ特性により、ＶＣＯゲインの変動をキャンセルすることができる。

（第３の実施形態）
図８は、本発明の第３の実施形態によるＰＬＬ回路内のローパスフィルタ１０３及び電圧制御発振器１０４の構成例を示す回路図である。 第１の実施形態では、電圧制御発振器１０４内の負荷トランジスタＭ２１〜Ｍ２４をｐチャネルトランジスタで構成する例を説明した。 本実施形態では、電圧制御発振器１０４内の負荷トランジスタＭ２１〜Ｍ２４をｎチャネルトランジスタで構成する例を説明する。 以下、本実施形態が第１の実施形態と異なる点を説明する。

まず、ローパスフィルタ１０３の構成を説明する。 ローパスフィルタ１０３は、容量Ｃ１，Ｃ２、抵抗Ｒ１及びトランジスタＭ１，Ｍ２を有する。 容量Ｃ１及び固定抵抗Ｒ１の直列接続回路は、基準電位ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 容量Ｃ２は、基準電位ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 ｎチャネルトランジスタＭ１は、ゲート及びソースが容量Ｃ１及び固定抵抗Ｒ１の相互接続点に接続され、ドレインが制御電圧Ｖｃｎｔｌのノードに接続される。 ｎチャネルトランジスタＭ２は、ゲートにバイアス電圧（例えば電源電圧）が印加され、ソースが容量Ｃ１及び固定抵抗Ｒ１の相互接続点に接続され、ドレインが制御電圧Ｖｃｎｔｌのノードに接続される。 トランジスタＭ１は、トランジスタＭ２に並列に接続され、かつダイオード接続されている。 固定抵抗Ｒ１は、トランジスタＭ１，Ｍ２のソース及びドレイン間に接続される。

次に、電圧制御発振器１０４の構成を説明する。 電圧制御発振器１０４は、トランジスタＭ１１，Ｍ１２及び４個のＶＣＯユニット１１１を有する。 トランジスタＭ１１及びＭ１２は、バイアス回路を構成する。 ｎチャネルトランジスタＭ１１は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが基準電位ノードに接続される。 ｐチャネルトランジスタＭ１２は、ゲート及びドレインがトランジスタＭ１１のドレインに接続され、ソースが電源電圧ノードに接続される。

ＶＣＯユニット１１１は、トランジスタＭ２１〜Ｍ２７及び容量Ｃ１１，Ｃ１２を有する。 ｎチャネルトランジスタＭ２１は、ソースが基準電位ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ２に接続される。 ｎチャネルトランジスタＭ２２は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが基準電位ノードに接続され、ドレインが出力端子ＯＵＴ２に接続される。

ｎチャネルトランジスタＭ２３は、ゲートが制御電圧Ｖｃｎｔｌのノードに接続され、ソースが基準電位ノードに接続され、ドレインが出力端子ＯＵＴ１に接続される。 ｎチャネルトランジスタＭ２４は、ソースが基準電位ノードに接続され、ゲート及びドレインが出力端子ＯＵＴ１に接続される。

ｐチャネルトランジスタＭ２５は、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ２に接続され、ソースがｐチャネルトランジスタＭ２７のドレインに接続される。 ｐチャネルトランジスタＭ２６は、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ソースがｐチャネルトランジスタＭ２７のドレインに接続される。 ｐチャネルトランジスタＭ２７は、ゲートがトランジスタＭ１２のゲートに接続され、ソースが電源電圧ノードに接続される。 容量Ｃ１１は、出力端子ＯＵＴ２及び基準電位ノード間に接続される。 容量Ｃ１２は、出力端子ＯＵＴ１及び基準電位ノード間に接続される。

（第４の実施形態）
図９は、本発明の第４の実施形態によるＰＬＬ回路内のローパスフィルタ１０３及び電圧制御発振器１０４の構成例を示す回路図である。 本実施形態（図９）は、第３の実施形態（図８）に対して、トランジスタＭ１を削除したものである。 以下、本実施形態が第３の実施形態と異なる点を説明する。 本実施形態は、可変抵抗Ｒ２をゲート接地トランジスタＭ２のみで実現している。 トランジスタＭ２は、第２の実施形態と同様に、二次のＩ−Ｖ特性を実現することができる。 二次のＩ−Ｖ特性により、ＶＣＯゲインの変動をキャンセルすることができる。

（第５の実施形態）
図１９は、本発明の第５の実施形態によるＤＬＬ回路の構成例を示すブロック図である。 ＤＬＬ回路は、位相比較器（ＰＦＤ）１０１、チャージポンプ１０２、ローパスフィルタ（ＬＰＦ）１０３及び電圧制御遅延器（ＶＣＤＬ）１２１を有する。

位相比較器１０１は、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＴＣＫとの位相を比較し、その位相差を示す位相差信号を出力する。 例えば、位相比較器１０１は、フィードバッククロック信号ＴＣＫがリファレンスクロック信号ＲＣＫより位相が進んでいるときには位相進み信号を出力し、位相が遅れているときには位相遅れ信号を出力する。 位相進み信号及び位相遅れ信号は、位相差に応じたパルス幅を有するパルス信号である。

チャージポンプ１０２は、位相比較器１０１により出力される位相差信号に応じたチャージポンプ電流を出力する。 例えば、チャージポンプ１０２は、位相遅れ信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量からチャージポンプ電流を引き抜いてその容量に充電されている制御電圧Ｖｃｎｔｌを下げ、位相進み信号を入力する場合にはそのパルス幅に応じてローパスフィルタ１０３内の容量にチャージポンプ電流を供給してその容量に充電されている制御電圧Ｖｃｎｔｌを上げる。

ローパスフィルタ１０３は、抵抗及び容量を含み、チャージポンプ１０２から出力されるチャージポンプ電流を平滑化して制御電圧Ｖｃｎｔｌに変換する。 制御電圧Ｖｃｎｔｌは、ローパスフィルタ１０３内の容量の電圧である。

電圧制御遅延器１２１は、制御電圧Ｖｃｎｔｌに応じた遅延量をリファレンスクロック信号ＲＣＫに付与して遅延信号ＴＣＫを生成し、その遅延信号ＴＣＫをフィードバッククロック信号として位相比較器１０１に出力する。 例えば、電圧制御遅延器１２１は、制御電圧Ｖｃｎｔｌが高いほど長い遅延量を付与した遅延信号ＴＣＫを出力する。 遅延信号ＴＣＫが出力クロック信号になる。

上記のフィードバック制御により、リファレンスクロック信号ＲＣＫとフィードバッククロック信号ＦＣＫとの位相差が０になる方向に制御される。 その結果、位相比較器１０１での位相差が０になるとＤＬＬ回路はロック状態（定常状態）に移行し、出力クロック信号ＴＣＫは、リファレンスクロック信号ＲＣＫの位相に一致したクロック信号になる。

図２０は、図１９の電圧制御遅延器１２１の構成例を示す回路図である。 電圧制御遅延器１２１は、例えば４個のＶＣＤＬユニット１２２を有する遅延線である。 ＶＣＤＬユニット１２２は、可変抵抗２００１、差動アンプ２００２及び電流源２００３を有する。 ＶＣＤＬユニット１２２は、図１７のＶＣＯユニット１１１と同じ構成を有する。 リファレンスクロック差動信号ＲＣＫ１及びＲＣＫ２は、図１９のリファレンスクロック信号ＲＣＫの差動信号である。 出力クロック差動信号ＴＣＫ１及びＴＣＫ２は、図１９の出力クロック信号ＴＣＫの差動信号である。 第１段の差動アンプ２００２の差動信号入力端子には、リファレンスクロック差動信号ＲＣＫ１及びＲＣＫ２が入力される。 第１段〜第３段の差動アンプ２００２の正差動信号出力端子及び負差動信号出力端子は、それぞれ第２段〜第４段の差動アンプ２００２の負差動信号入力端子及び正差動信号入力端子に接続される。 第４段の差動アンプ２００２の正差動信号出力端子及び負差動信号出力端子は、出力クロック差動信号ＴＣＫ１及びＴＣＫ２を出力する。

図１０は、本実施形態によるＤＬＬ回路内のローパスフィルタ１０３及び電圧制御遅延器１２１の構成例を示す回路図である。 ローパスフィルタ１０３は、容量Ｃ２，Ｃ３、固定抵抗Ｒ１及びトランジスタＭ２を有する。 容量Ｃ３及び固定抵抗Ｒ１の直列接続回路は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 容量Ｃ２は、電源電圧ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 ｎチャネルトランジスタＭ２は、ゲートにバイアス電圧（例えば電源電圧）が印加され、ソースが容量Ｃ３を介して基準電位ノードに接続され、ドレインが制御電圧Ｖｃｎｔｌのノードに接続される。 なお、容量Ｃ３は、図１の容量Ｃ１の半分の容量値である。

電圧制御遅延器１２１は、トランジスタＭ１１，Ｍ１２及び４個のＶＣＤＬユニット１２２を有する。 トランジスタＭ１１及びＭ１２は、図１のトランジスタＭ１１及びＭ１２と同じ構成を有する。 ＶＣＤＬユニット１２２は、図１のＶＣＯユニット１１１と同じ構成を有する。 ４個のＶＣＤＬユニット１２２は、図２０のように直列に接続される。

電圧制御遅延器１２１は、負荷を構成する負荷トランジスタＭ２１〜Ｍ２４を有する。 トランジスタＭ２は、負荷トランジスタＭ２１〜Ｍ２４に対して、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なる。

本実施形態も、第１の実施形態と同様に、図２５のＶＣＤＬゲインの変動をローパスフィルタ１０３内の合成抵抗によりキャンセルする。 以下、本実施形態が第１の実施形態と異なる点を説明する。

本実施形態では、ローパスフィルタ１０３内にトランジスタＭ２を設ける。 トランジスタＭ２は、電圧制御遅延器１２１の負荷トランジスタＭ２１〜Ｍ２４とチャネル幅及びチャネル長を揃えて、並列トランジスタ数を調整する構造とする。 ＶＣＤＬゲインの変動量は、使用する帯域で決まる。 この構造の特徴は、ＶＣＤＬゲインをローパスフィルタの抵抗値でキャンセルする考え方である。 次式のように、ＶＣＤＬゲインＫｄは、制御電圧Ｖｃｎｔｌの二乗に比例する。
Ｋｄ＝Ｃｒ／｛２×β×（Ｖｃｎｔｌ−Ｖｔｈ） ² ｝

そこで、制御電圧Ｖｃｎｔｌに対して、二次の特性をもつトランジスタ抵抗を挿入することで、ＶＣＤＬゲインのばらつきをキャンセルする。 ローパスフィルタ１０３内のトランジスタＭ２は、ゲート電圧は電源電圧に固定されているため、制御電圧Ｖｃｎｔｌ依存を完全には反映できない。 しかし、ゲート電圧が十分にかかっているため、トランジスタＭ２はドレイン電圧依存でＩ−Ｖ特性を決めることができ、この特性を利用して、抵抗として利用している。

図２６は、電圧制御遅延器１２１の制御電圧Ｖｃｎｔｌ及び遅延量の関係を示す図であり、図２５に対応する。 ＤＬＬ回路は、同調範囲ＲＮにおいてロック可能である。 Ｖｄｄは電源電圧を示し、Ｖｔｈはトランジスタの閾値電圧を示す。 特性２６０１は、ローパスフィルタ１０３内のトランジスタＭ２に要求されるＩ−Ｖ特性を示す。 Ｉ−Ｖ特性２６０１は、制御電圧Ｖｃｎｔｌに比例した二次の傾きが好ましく、図２５の特性２５００に一致することが理想的である。 Ｉ−Ｖ特性２６０１を実現するには、合成抵抗特性２６０２が必要である。 合成抵抗特性２６０２は、制御電圧Ｖｃｎｔｌに対する合成抵抗ＲＬの特性である。 トランジスタＭ２の抵抗をＲ２とすると、合成抵抗ＲＬは、Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）で表わされる。 抵抗Ｒ２は、制御電圧Ｖｃｎｔｌに応じた可変抵抗である。 ＤＬＬ回路の場合は、二次の線形カーブで補正するとキャンセルの精度があがる。 ＤＬＬ回路で一次の特性でキャンセルしても、もちろん、キャンセル誤差が入りはするが、補正無しのときに比べると効果はあがる。

ローパスフィルタ１０３は、制御電圧Ｖｃｎｔｌに応じて変化する可変抵抗Ｒ２を有する。 可変抵抗Ｒ２は、ドレインに制御電圧Ｖｃｎｔｌが印加されるトランジスタＭ２を有する。

遅延量が大きいとき、ＶＣＤＬゲインが高く、制御電圧Ｖｃｎｔｌが高く、可変抵抗Ｒ２が高く、合成抵抗ＲＬは低く、カットオフ周波数ＢＷの変動を防止できる。 これに対し、遅延量が小さいとき、ＶＣＤＬゲインが低く、制御電圧Ｖｃｎｔｌが低く、可変抵抗Ｒ２が低く、合成抵抗ＲＬが高く、カットオフ周波数ＢＷの変動を防止できる。

図１１は、ローパスフィルタ１０３内のトランジスタＭ２のＩ−Ｖ特性をシミュレーションした結果を示す図である。 横軸は制御電圧Ｖｃｎｔｌを示し、縦軸はトランジスタＭ２に流れる電流を示す。 このＩ−Ｖ特性は、図２６で要求されているＩ−Ｖ特性２６０１をほぼ再現していることが確認できる。

本実施形態は、フィードバック制御がないので、通常の伝達関数の計算が適用可能であり、ＤＬＬ回路の安定性に影響がない。 また、ＶＣＤＬゲインの補正を、チャージポンプ電流ではなく、合成抵抗ＲＬで実施している。 また、１個のトランジスタＭ２により、アナログ的にＶＣＤＬゲインを簡易的に補正することができる。 また、図６と同様に、ジッタを低減することができる。

（第６の実施形態）
図１２は、本発明の第６の実施形態によるＤＬＬ回路内のローパスフィルタ１０３及び電圧制御遅延器１２１の構成例を示す回路図である。 本実施形態（図１２）は、第５の実施形態（図１０）に対して、トランジスタＭ１を追加したものである。 以下、本実施形態が第５の実施形態と異なる点を説明する。 ｎチャネルトランジスタＭ１は、ドレインがトランジスタＭ２のドレインに接続され、ゲート及びソースがトランジスタＭ２のソースに接続される。 トランジスタＭ１は、ダイオード接続され、トランジスタＭ２に並列に接続される。 トランジスタＭ１及びＭ２は、第１の実施形態と同様に、一次のＩ−Ｖ特性を実現することができる。 一次のＩ−Ｖ特性により、ＶＣＤＬゲインの変動をキャンセルすることができる。

電圧制御遅延器１２１は、負荷を構成する負荷トランジスタＭ２１〜Ｍ２４を有する。 トランジスタＭ１及びＭ２は、負荷トランジスタＭ２１〜Ｍ２４に対して、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なる。

（第７の実施形態）
図１３は、本発明の第７の実施形態によるＤＬＬ回路内のローパスフィルタ１０３及び電圧制御遅延器１２１の構成例を示す回路図である。 第５の実施形態では、電圧制御遅延器１２１内の負荷トランジスタＭ２１〜Ｍ２４をｐチャネルトランジスタで構成する例を説明した。 本実施形態では、電圧制御遅延器１２１内の負荷トランジスタＭ２１〜Ｍ２４をｎチャネルトランジスタで構成する例を説明する。 以下、本実施形態が第５の実施形態と異なる点を説明する。

ローパスフィルタ１０３は、容量Ｃ２，Ｃ３、固定抵抗Ｒ１及びトランジスタＭ２を有する。 容量Ｃ３及び固定抵抗Ｒ１の直列接続回路は、基準電位ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 容量Ｃ２は、基準電位ノード及び制御電圧Ｖｃｎｔｌのノード間に接続される。 ｐチャネルトランジスタＭ２は、ゲートにバイアス電圧（例えば基準電位）が印加され、ソースが容量Ｃ３を介して電源電圧ノードに接続され、ドレインが制御電圧Ｖｃｎｔｌのノードに接続される。

電圧制御遅延器１２１内のトランジスタＭ１１及びＭ１２は、図８のトランジスタＭ１１及びＭ１２と同じ構成を有する。 ＶＣＤＬユニット１２２は、図８のＶＣＯユニット１１１と同じ構成を有する。

（第８の実施形態）
図１４は、本発明の第８の実施形態によるＤＬＬ回路内のローパスフィルタ１０３及び電圧制御遅延器１２１の構成例を示す回路図である。 本実施形態（図１４）は、第７の実施形態（図１３）に対して、トランジスタＭ１を追加したものである。 以下、本実施形態が第７の実施形態と異なる点を説明する。 ｐチャネルトランジスタＭ１は、ソースがトランジスタＭ２のソースに接続され、ゲート及びドレインがトランジスタＭ２のドレインに接続される。 トランジスタＭ１は、ダイオード接続され、トランジスタＭ２に並列に接続される。 トランジスタＭ１及びＭ２は、第１の実施形態と同様に、一次のＩ−Ｖ特性を実現することができる。 一次のＩ−Ｖ特性により、ＶＣＤＬゲインの変動をキャンセルすることができる。

電圧制御遅延器１２１は、負荷を構成する負荷トランジスタＭ２１〜Ｍ２４を有する。 トランジスタＭ１及びＭ２は、負荷トランジスタＭ２１〜Ｍ２４に対して、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なる。

以上のように、第１〜第４の実施形態によれば、特別なデジタル制御回路を追加することなく、ＰＬＬ回路のカットオフ周波数を一定にすることが可能となる。 その結果、電圧制御発振器１０４自身で余計なジッタを増やすことなく、ＰＬＬ回路でワイドレンジにジッタを一定に保つことが可能となる。

同様に、第５〜第８の実施形態によれば、特別なデジタル制御回路を追加することなく、ＤＬＬ回路のカットオフ周波数を一定にすることが可能となる。 その結果、電圧制御遅延器１２１自身で余計なジッタを増やすことなく、ＤＬＬ回路で遅延量に関係なく、ジッタを一定に保つことが可能となる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。 すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、
前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路。
（付記２）
前記可変抵抗は、ドレインに前記制御電圧が印加される第１の電界効果トランジスタを有することを特徴とする付記１記載の位相ロックループ回路。
（付記３）
前記電圧制御発振器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第１の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする付記２記載の位相ロックループ回路。
（付記４）
前記第１の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする付記２記載の位相ロックループ回路。
（付記５）
前記ローパスフィルタは、前記第１の電界効果トランジスタのソース及びドレイン間に接続される固定抵抗を有することを特徴とする付記４記載の位相ロックループ回路。
（付記６）
前記第１の電界効果トランジスタは、ｐチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第１の電界効果トランジスタのソース及び電源電圧ノード間に接続される第１の容量を有することを特徴とする付記５記載の位相ロックループ回路。
（付記７）
前記第１の電界効果トランジスタは、ｎチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第１の電界効果トランジスタのソース及び基準電位ノード間に接続される第１の容量を有することを特徴とする付記５記載の位相ロックループ回路。
（付記８）
前記可変抵抗は、前記第１の電界効果トランジスタに並列に接続されたダイオード接続の第２の電界効果トランジスタを有することを特徴とする付記４記載の位相ロックループ回路。
（付記９）
前記ローパスフィルタは、前記第１の電界効果トランジスタのソース及びドレイン間に接続される固定抵抗を有することを特徴とする付記８記載の位相ロックループ回路。
（付記１０）
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは、ｐチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第１の電界効果トランジスタのソース及び電源電圧ノード間に接続される第１の容量を有することを特徴とする付記９記載の位相ロックループ回路。
（付記１１）
リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた遅延量を前記リファレンス信号に付与して遅延信号を生成し、前記遅延信号を前記フィードバック信号として前記位相比較器に出力する電圧制御遅延器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする遅延ロックループ回路。
（付記１２）
前記可変抵抗は、ドレインに前記制御電圧が印加される第１の電界効果トランジスタを有することを特徴とする付記１１記載の遅延ロックループ回路。
（付記１３）
前記電圧制御遅延器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第１の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする付記１２記載の遅延ロックループ回路。
（付記１４）
前記第１の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする付記１２記載の遅延ロックループ回路。
（付記１５）
前記第１の電界効果トランジスタは、ｎチャネル電界効果トランジスタであり、前記制御電圧のノード及び基準電位ノード間に接続され、
前記ローパスフィルタは、電源電圧ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記１４記載の遅延ロックループ回路。
（付記１６）
前記ローパスフィルタは、前記第１の電界効果トランジスタに直列に接続される第１の容量と、前記固定抵抗に直列に接続される第２の容量とを有することを特徴とする付記１５記載の遅延ロックループ回路。
（付記１７）
前記第１の電界効果トランジスタは、ｐチャネル電界効果トランジスタであり、前記制御電圧のノード及び電源電圧ノード間に接続され、
前記ローパスフィルタは、基準電位ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記１４記載の遅延ロックループ回路。
（付記１８）
前記可変抵抗は、前記第１の電界効果トランジスタに並列に接続されたダイオード接続の第２の電界効果トランジスタを有することを特徴とする付記１４記載の遅延ロックループ回路。
（付記１９）
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは、ｎチャネル電界効果トランジスタであり、前記制御電圧のノード及び基準電位ノード間に接続され、
前記ローパスフィルタは、電源電圧ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記１８記載の遅延ロックループ回路。
（付記２０）
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは、ｐチャネル電界効果トランジスタであり、前記制御電圧のノード及び電源電圧ノード間に接続され、
前記ローパスフィルタは、基準電位ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記１８記載の遅延ロックループ回路。

本発明の第１の実施形態によるＰＬＬ回路内のローパスフィルタ及び電圧制御発振器の構成例を示す回路図である。

電圧制御発振器の制御電圧及び発振周波数の特性を示す図である。

図１のローパスフィルタの等価回路図である。

電圧制御発振器の制御電圧及び発振周波数の特性を示す図である。

ローパスフィルタ内のトランジスタのＩ−Ｖ特性をシミュレーションした結果を示す図である。

第１の実施形態による周波数に対するジッタ特性を示す図である。

本発明の第２の実施形態によるＰＬＬ回路内のローパスフィルタ及び電圧制御発振器の構成例を示す回路図である。

本発明の第３の実施形態によるＰＬＬ回路内のローパスフィルタ及び電圧制御発振器の構成例を示す回路図である。

本発明の第４の実施形態によるＰＬＬ回路内のローパスフィルタ及び電圧制御発振器の構成例を示す回路図である。

本発明の第５の実施形態によるＤＬＬ回路内のローパスフィルタ及び電圧制御遅延器の構成例を示す回路図である。

ローパスフィルタ内のトランジスタのＩ−Ｖ特性をシミュレーションした結果を示す図である。

本発明の第６の実施形態によるＤＬＬ回路内のローパスフィルタ及び電圧制御遅延器の構成例を示す回路図である。

本発明の第７の実施形態によるＤＬＬ回路内のローパスフィルタ及び電圧制御遅延器の構成例を示す回路図である。

本発明の第８の実施形態によるＤＬＬ回路内のローパスフィルタ及び電圧制御遅延器の構成例を示す回路図である。

本発明の第１の実施形態による高速入力／出力（Ｉ／Ｏ）回路の構成例を示す図である。

位相ロックループ回路の構成例を示すブロック図である。

図１６の電圧制御発振器の構成例を示す回路図である。

図１６のローパスフィルタ及び電圧制御発振器の構成例を示す回路図である。

遅延ロックループ回路の構成例を示すブロック図である。

図１９の電圧制御遅延器の構成例を示す回路図である。

図１９のローパスフィルタ及び電圧制御遅延器の構成例を示す回路図である。

ＰＬＬ回路及びＤＬＬ回路の閉ループ関数を示す図である。

周波数に対するジッタ特性を示す図である。

電圧制御発振器の制御電圧及び発振周波数の特性を示す図である。

電圧制御遅延器の制御電圧及び遅延量の特性を示す図である。

電圧制御遅延器の制御電圧及び遅延量の関係を示す図である。

符号の説明

１０１ 位相比較器１０２ チャージポンプ１０３ ローパスフィルタ１０４ 電圧制御発振器１０５ 分周器１２１ 電圧制御遅延器