[0002] 本
申请要求2018年8月31日提交的法国
专利申请号1857840的优先权，其内容在法律允许的最大程度上通过整体引用并入于此。
技术领域
[0003]
实施例涉及集成电路，特别地，涉及集成的反熔丝器件，并且更特别地，涉及保护集成电路免受逆向工程，例如保护存储器-存储集成电路免受通过探针进行的攻击。
背景技术
[0004] 集成电路，特别是那些设置有包含敏感信息的存储器的集成电路，必须在最大可能的程度上被保护以免受逆向工程操作的影响，特别是免受那些旨在揭露存储数据的操作的影响。
[0005] 存储数据可以是例如二进制信息，并且可以被存储在包含两个
端子的反熔丝器件上，反熔丝器件可以处于被击穿(或者接通)状态，以代表第一二进制值，或者处于非被击穿(或者断开)状态，以代表数据的第二二进制值。
[0006] 可能的攻击可以通过以下方式执行，在将集成电路减薄以尽可能地接近反熔丝器件后，以便测量反熔丝器件的两个端子之间的
电阻，并且以这种方式得知其状态。
[0007] 存在允许减薄集成电路的操作被检测到并且在已经发生减薄操作的情况下使得存储的数据变得不可读的方案。
[0008] 虽然这些方案是有效的，但在某些情况下，它们可能很难实现或被绕过。
[0009] 需要制造一种技术上简单的反熔丝器件结构，特别地当其用于存储器单元时，其易于读取。
发明内容
[0010] 根据一实施例，提出了一种新的反熔丝器件结构，其可以特别地用于数据存储，并且在逆向工程操作的背景下，最特别地是在具有矩阵架构的存储器模
块的背景下，对其的分析是复杂的。
[0011] 根据一方面，提出了一种集成电路，其包括至少一个存储器单元，该至少一个存储器单元包括反熔丝器件，该反熔丝器件包括具有控制栅极和第二栅极的状态晶体管，该第二栅极被配置为处于浮置，以便在该反熔丝器件上赋予非击穿状态，或者电耦合至该控制栅极，以便在该反熔丝器件上赋予击穿状态。
[0012] 将反熔丝器件并入到双栅极状态晶体管结构(一种具有控制栅极和浮置栅极的结构)中在技术上是简单的，因为本实施例采用了现有的双栅极状态晶体管结构，并且仅需要位于两个栅极之间的介电层被击穿或者不被击穿。
[0013] 此外，将反熔丝器件与MOS晶体管组合有利地允许通过将晶体管偏置来读取反熔丝器件的状态，从而避免在第二栅极上形成触点。因此，攻击者不可能通过测量两个栅极之间的电阻来实现获知反熔丝器件的状态的目的。
[0014] 状态晶体管可以包括通过介电材料层分隔开的至少第一多晶
硅区域和第二
多晶硅区域，该第二栅极包括该第一多晶硅区域，并且该控制栅极包括该第二多晶硅区域，该反熔丝器件的该击穿状态导致该第一多晶硅区域和该第二多晶硅区域之间通过该介电材料层的电连接。
[0015] 集成电路可以包括导电连接元件，该导电连接元件包括电耦合到该第二栅极的第一端和位于该集成电路之外的自由的第二端。
[0016] 集成电路可以包括密封环，该密封环包括围绕该集成电路的整个外围延伸的金属迹线和过孔，该连接元件包括与所述密封环交叉的交叉部分，该第二端位于该密封环之外。
[0017] 该密封环有利地允许集成电路被保护，特别是在切割步骤期间。
[0018] 根据一个实施例，集成电路包括：
半导体阱，其底部由掩埋半导体区域界定，并且包括绝缘的垂直
电极，绝缘的垂直电极从该阱的上表面向下延伸到靠近该阱的底部的区域；重n掺杂区域，提供在该垂直电极和该掩埋半导体层之间的电连续性，所述垂直电极包括所述第一多晶硅区域并且形成第二栅极，该状态晶体管是垂直晶体管。
[0019] 存储器单元可以有利地根据矩阵架构进行互连，每个存储器单元包括存取晶体管，存取晶体管耦合在MOS晶体管和由所有存储器单元共用的读取线之间。
[0020] 针对要读取的存储器单元，需要所述存储器单元的存取晶体管处于导通并且线上的其他存取晶体管保持关断状态，以便避免寄生
电流在读取线上传播以及篡改结果。
[0021] 因此，攻击者必须对线上的每个存取晶体管使用不同的探针，这使得当矩阵包括大量列(例如，大于10列左右)时，读取操作非常复杂或甚至是不可能的。
[0022] 多个存储器单元可以共享同一第一多晶硅区域。
[0023] 根据一方面，提出了一种
半导体晶片，包括第一区，第一区包括如上定义的集成电路；所述第一区通过包括
切割线的第二区彼此分隔开，其中至少一个集成电路的连接元件的第二端位于第二区中，使得该集成电路和该第二端位于对应切割线的两侧。
[0024] 因此，可以在切割集成电路的步骤之前经由连接元件对存储器单元进行编程。在切割操作期间，连接元件被隔断，使得第一多晶硅区域不再连接到固定电位。
[0025] 根据一方面，提出了一种用于对至少一个存储器单元编程的方法，该存储器单元包括如上定义的反熔丝器件，该方法包括：在控制栅极和第二栅极之间形成电连接，以便具有所述击穿状态的操作，或者将第二栅极置于浮置状态，以便具有所述非击穿状态的操作。
[0026] 对所述至少一个存储器单元编程的操作可以包括：经由连接元件将第二栅极的电位设置为第一参考电位的操作；施加或者不施加第二参考电位，以便分别将所述反熔丝器件置于击穿状态或者非击穿状态；以及切割所述连接元件，使得该连接元件的第二端自由的操作。
[0027] 根据一方面，提出了一种用于读取如上定义的集成电路的至少一个存储器单元的方法，其中对状态晶体管的控制栅极进行偏置，并且读取状态晶体管的漏极电流。读取到的低于
阈值的漏极电流指示反熔丝器件的非击穿状态，并且读取到的高于所述阈值的漏极电流指示反熔丝器件的击穿状态。
[0028] 根据另一方面，提出了并入如上定义的集成电路的芯片卡。
附图说明
[0029] 通过查看本发明的完全非限制性实施方式和实施例的详细描述以及附图，本发明的其他优点和特征将变得明显，其中：
[0030] 图1是半导体晶片的俯视图；
[0031] 图2是集成电路的示意性截面图；
[0032] 图3是图2的截面图；
[0033] 图4图示编程方法的步骤；
[0034] 图5图示单片化步骤；
[0035] 图6图示读取包含在存储器单元中的信息的操作；
[0036] 图7是从矩阵的连线的电气
角度的局部示意图；
[0037] 图8图示使用垂直晶体管的备选实施例；以及
[0038] 图9图示包括集成电路的系统(例如芯片卡CP)。
具体实施方式
[0039] 图1示出了从半导体晶片1(例如由硅制成)上方的视图。
[0040] 晶片1包括第一区Z1和第二区Z2，第一区Z1包含集成电路CI，第二区Z2将第一区Z1分隔开并且包含切割路径LD，晶片1将沿着切割路径LD被切割，以便单片化集成电路CI。
[0041] 切割半导体晶片的操作可以使用具有金刚石刀片的特定圆锯和/或使用切割激光来常规地执行。该操作是常规的并且本身是已知的。
[0042] 每个集成电路CI包括存储器模块MM，存储器模块MM包括多个存储器单元。
[0043] 密封环AT位于集成电路的外围，其有利地允许保护集成电路CI在切割晶片1的操作期间免受芯片、碎片或任何其他杂质的潜在传播的影响。
[0044] 该密封环AT还形成了阻止
水汽侵入集成电路的互连部分(也被称为BEOL(后端制程)，涉及互连
金属化层)的屏障，当该互连部分包括具有低
介电常数的绝缘区域(低介电常数材料，低K材料)时，这是尤为有利的。
[0045] 集成电路CI完全可以包括多个密封环，以便进一步提升集成电路的
密封性。
[0046] 每个集成电路CI包括至少一个连接元件LI，该连接元件从存储器模块MM延伸到集成电路CI外，进入第二区Z2并且进一步越过切割线。每个连接元件LI包括交叉部分和横跨部分，交叉部分与密封环交叉而不与密封环电耦合，横跨部分横跨过切割线。因此，切割操作割断连接元件LI。
[0047] 图2是集成电路CI的示意性截面图。该集成电路C被制造在半导体衬底SB(例如在此为P型掺杂衬底)中以及其上，衬底自身由互连部分INT(其包括预金属化层区域和多个金属化层)
覆盖。可以通过隔离区域10(例如
浅沟槽隔离(STI))或者通过硅局部
氧化(LOCOS)将衬底S分为多个阱CN。
[0048] 图2特别地示出集成电路的第一区Z1的一部分，其包括存储器模块的存储器单元CM，密封环AT和连接元件LI的一部分，连接元件LI的该部分被制造为进一步延伸至第二区Z2中，并且毗邻第一区Z1。
[0049] 密封环AT包括形成壁的第一触点7(例如由钨制成)，以及一系列叠置的与金属化层相关联的金属迹线和过孔。
[0050] 为简单起见，图中仅仅示出了位于第一金属化层和第二金属化层上的第一金属迹线PST10和PST11，以及位于这两个第一迹线PST10和PST11之间的形成壁的过孔9。实际上，根据密封环的预期高度，密封环AT将可以包括尽可能多的过孔和金属迹线。
[0051] 密封环AT被制造在堆叠结构STR上，或者密封环的下部直接被制造在衬底SB上，图3是沿着图2的切割线III-III的截面图。
[0052] 堆叠结构STR包括：
[0053] -第一多晶硅条3，被制造在第一介电层2上且被第二介电层4所覆盖，例如层2和4由氧化硅或氧化物-氮化物-氧化物
合金层(本领域技术人员所知其首字母缩略为ONO)制成。因此，条3被包封在介电材料中；
[0054] -第二多晶硅条5，其覆盖介电层4的部分长度；以及
[0055] -金属硅化物层80，其覆盖第二多晶硅条5的整个长度。
[0056] 在此所描述的示例中，结构STR包括两个多晶硅条3和5。这是因为用于制造结构STR而使用的制造步骤，通常对应于在集成电路上的其他
位置处制造浮置栅极晶体管的步骤，这将在下文讨论。具体地，浮置栅极的制造包括制造由绝缘层隔开的两个多晶硅条的叠层。
[0057] 因此，使浮置栅极
制造过程适用于制造结构STR是特别有利和经济的，因为这可以避免执行针对结构STR的特定制造步骤。
[0058] 也就是说，所述密封环AT的结构STR可以仅包括单个多晶硅条，例如第一多晶硅条3，其通过介电层(例如第二介电层2)与衬底SB绝缘。在这种情况下，触点7将直接被制造在介电层4上，仅通过该层就可以使第一条3与密封环AT绝缘。
[0059] 形成密封环的下部的结构STR包括连接元件的交叉部分TRA。该交叉部分在此处通过多晶硅条3形成，其通过介电材料的第二层4和第二多晶硅条与衬底SB以及密封环的其余部分电绝缘。
[0060] 此处的连接元件LI的横跨部分CHE包括：
[0061] -第二金属触点72(此处为钨触点)，经由第一硅化区域81与多晶硅条3
接触；
[0062] -第二金属迹线PST2，其被耦合到形成在第一金属层中的第二金属触点72，并且从第一区Z1越过切割线LD延伸至第二区Z2中；以及
[0063] -第三钨金属触点73，其被耦合到第二金属迹线PST2，并且经由第二硅化区域82被耦合到衬底SB。
[0064] 存储器模块MM在此具有1千比特的容量(即其包括1024个二进制存储器单元)，其中每个存储器单元能够包含一条二进制信息。为简单起见，此处示出单个存储器单元CM。
[0065] 存储器单元CM包括允许存储二进制信息的元件，此处是反熔丝器件DIS，以及包括允许读取所述信息的存取晶体管，为简单起见，图2中并未示出该存取晶体管。
[0066] 通常，反熔丝器件包括状态晶体管TR，该状态晶体管TR具有控制栅极EC，通过介电层41与控制栅极EC分隔开的第二栅极FG，以及将第二栅极FG与其下方阱CN分隔开的另一介电层2。
[0067] 因此，反熔丝器件具有双栅极状态晶体管的结构，如下面将更详细地描述的，其第二栅极，根据反熔丝器件的击穿状态或者非击穿状态，能够处于浮置或者电连接到控制栅极EC。
[0068] 晶体管TR包括第一多晶硅区域POL1，此处是第一多晶硅条3的一部分，以及第二多晶硅区域POL2，此处是第二多晶硅条5的一部分，第二多晶硅区域POL2通过介电层41与第一多晶硅区域POL1分隔开，其中介电层41是第二绝缘层4的一部分。
[0069] 因此，第二多晶硅区域POL2形成MOS晶体管的控制栅极EC，第一多晶硅区域POL1形成MOS晶体管TR的第二栅极FG。
[0070] 在源极S、漏极D区域以及控制电极EC上，经由硅化区域8形成触点(未示出)。
[0071] 第一多晶硅条3和第一多晶硅区域POL1之间以及第二介电层4和部分41之间的材料延续CNT以虚线示出，这些材料不处于图2的平面中。
[0072] 位于控制电极下方的第二介电层4的部分41包括第一部分DL1和第二部分DL2，第一部分DL1具有第一厚度，例如此处为100埃 到200埃 第二部分相对于介电层DL的其余部分进行了减薄，具有15埃 和30埃 之间的厚度。第二介电层4的其余部分具有第一厚度。
[0073] 反熔丝器件被配置为当第一多晶硅区域POL1和第二多晶硅区域POL2之间的
电压高于反熔丝器件DIS的
击穿电压(例如此处是约5伏特)时被击穿。
[0074] 当超过该电压时，在第一多晶硅区域POL1和第二多晶硅区域POL2之间的减薄部分DL2处形成电路径。
[0075] 第二介电层4的部分41的全部均可以具有第二厚度。也就是说，限定的减薄部分的存在使得能够对击穿电压进行更好的控制。
[0076] 因此，可以通过击穿或者不击穿每个存储器单元CM的反熔丝器件来对存储器模块MM进行编程。图4图示编程方法。
[0077] 通过经由连接元件LI将参考电位(此处是接地电位)施加到第一多晶硅区域POL1(步骤E1)，并且通过向第二多晶硅区域POL2施加电位以便获得在第一多晶硅区域POL1和第二多晶硅区域POL2之间大于5伏特的电压(步骤E20)，来实现击穿。
[0078] 为了不击穿反熔丝器件DIS，可不偏置第二多晶硅区域POL2，或者偏置第二多晶硅区域POL2，以使多晶硅区域之间的电压低于击穿电压(步骤E21)。
[0079] 可以通过集成电路CI内部的
偏置电路将第二电位施加到第二多晶硅区域POL2。
[0080] 由于集成电路CI的所有连接至反熔丝器件的第二栅极的连接元件LI此处都耦合到衬底SB，因此可以将衬底SB耦合到地，以便将接地电位施加到存储器单元的所有第一多晶硅区域POL1。
[0081] 也可以通过多晶硅材料的延续将第一多晶硅区域彼此耦合，并且电耦合到一个或多个共用连接元件。
[0082] 一旦执行了编程，如图5所示，在切割步骤中使用锯SC沿切割线LD单片化每个集成电路CI(图4的步骤E3)。连接元件LI因此在电路的外围边缘处被割断，并且第一多晶硅区域POL1不再连接到固定电位(并且因此形成浮置
节点)，因为连接元件的第二端是自由的。在切割之前，由于第一多晶硅区域耦合到地，因此其电荷非常低。还可以通过在密封环AT外(例如在密封环AT和第二金属触点72之间)切割结构STR的两个多晶硅条3和5的叠层，以便使得在电路的外围边缘的切割位置处，通过切割的集成电路CI与该浮置节点的电位接触更加难以实现。
[0083] 如果反熔丝器件DIS未被击穿，则晶体管TR的衬底(即在其中形成
沟道的区域)的偏置将通过绝缘层4的部分41、第二栅极FG和栅极氧化物2发生。在这种情况下，不会达到MOS晶体管的阈值电压，并且MOS晶体管将保持在关断状态。
[0084] 如果反熔丝器件DIS被击穿，则控制栅极EC和第二栅极FG彼此电耦合。两个多晶硅区域POL1和POL2形成同一个栅极，并且晶体管TR的衬底的偏置仅通过栅极氧化物发生。
[0085] 在这种情况下，将达到MOS晶体管的阈值电压，并且MOS晶体管将处于导通状态。
[0086] 如图6所示，通过以确定的读取电压(例如此处为2伏特)来偏置控制栅极EC(步骤E4)，并且经由存取晶体管来读取MOS晶体管TR的漏极电流(步骤E5)，来执行读取包含在存储器单元CM中的信息的操作。
[0087] 如果反熔丝器件DIS未被击穿，则偏置电压低于晶体管TR的阈值电压，并且漏极电流将是零或者非常小，并且更一般地低于阈值。读取期间没有漏极电流因此是被包含在存储器单元CM中的信息是第一二进制值的指示。
[0088] 如果反熔丝器件DIS被击穿，则偏置电压高于晶体管TR的阈值电压，并且漏极电流将是非零，并且更一般地高于所述阈值。读取期间漏极电流的存在因此是被包含在存储器单元CM中的信息是第二二进制值的指示。
[0089] 作为指示，电流阈值的值是1至50μA的量级，并且优选地是1至10μA的量级。
[0090] 存储器模块MM的二进制存储器单元CM可以有利地根据矩阵架构来组织。图7是从这种矩阵的连线的电气角度的局部示意图。
[0091] 实际上，该矩阵可以包括16行64列存储器单元。
[0092] 在此处，每个存储器单元CM的每个晶体管TR与位于接地线和读取线LL之间的存取晶体管ACC
串联耦合，。
[0093] 当读取存储器单元CMi中包含的信息时，需要将偏置电压施加到对应的控制栅极EC，以偏置存取晶体管以便使其导通，并且读取流过读取线LL(位线)的漏极电流。
[0094] 还需要偏置其他存储器单元CM的存取晶体管，以便使其保持在关断状态，以便避免读取线上的将篡改读取操作的寄生电流。
[0095] 当在逆向工程的背景下分析该集成电路CI时，读取一个存储器单元非常复杂。
[0096] 具体地，攻击者此处将需要用于偏置控制栅极的第一探针，用于偏置存取晶体管ACC的第二探针，以及与线路上剩余单元的数目相等的多个探针，以便将其他存取晶体管保持在关断状态。
[0097] 例如在此，对于64列的矩阵，需要66个探针，这使得在逆向工程操作的背景下的读取实际上不可能进行。
[0098] 攻击者也将无法测量控制栅极EC和第二栅极FG之间的电阻，因为浮置栅极FG没有攻击者可以在其上放置探针的触点。
[0099] 因此该电路可靠地被保护以使其免受逆向工程的影响。
[0100] 根据图8图示的备选实施例，晶体管TR可以是垂直晶体管。
[0101] 在这种情况下，阱CN包括垂直电极EV，该垂直电极EV从阱的前面向下延伸到靠近阱的底部的区域，包括例如由氧化硅制成的绝缘壁以及形成第一多晶硅区域POL1的多晶硅填充物，该多晶硅填充物由第二绝缘层4的部分41覆盖，在部分41上制造第二多晶硅区域POL2。
[0102] 阱CN的底部在此处由重n掺杂的掩埋半导体层CSE界定，其通常被本领域技术人员称为术语“NISO”，并且在垂直电极下方制造重n掺杂区域RN，以便在垂直电极EV和NISO层之间提供电连续性。
[0103] 此处的晶体管TR的漏极D由重n掺杂区域形成，其与和垂直电极EV并列放置的阱CN的表面水平，并且此处的源极区S由区域RN和NISO层形成。
[0104] 在图8中，为简单起见，未示出多晶硅条3和第二栅极FG之间材料的延续。
[0105] 上述结合图1至8描述的集成电路可以被包含在任何类型的系统内，例如如图9所示的芯片卡CP。
