Operation monitoring method for microcomputer
专利汇可以提供Operation monitoring method for microcomputer专利检索，专利查询，专利分析的服务。并且PROBLEM TO BE SOLVED: To improve the reliability of a microcomputer system by making it possible to detect an abnormal data pattern being outputted owing to a software defect. SOLUTION: A data pattern that a CPU outputs is monitored and when the contents of the data pattern are not registered in advance, the CPU is immediately informed of that to improve the detection rate of software trouble.，下面是Operation monitoring method for microcomputer专利的具体信息内容。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュータシステムの信頼性向上に関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータシステムでは、信頼性向上に関する技術として、ソフトウェアの暴走状態をハードウェアで検出するためのウォッチ・ドッグ・タイマー(以下、ＷＤＴ）などがある。
【０００３】
【発明が解決しようとする課題】前述の従来技術には、
下記の（１）（２）に示す問題点があった。 （１）ソフトウェア不具合でマイクロコンピュータが暴走した場合、ＷＤＴの作動によりシステムがリスタートするため、ソフトウェア不具合の原因追及の手がかりが残らない。 （２）ソフトウェア不具合の状況により、ＷＤＴが作動しないケースもあり、この場合には、異常状態に気が付いた時点でロギング情報を収集するなどの方法により原因を追求するが、ロギング情報中に、不具合発生時のイベントを捕らえられないことが多い。
【０００４】
【課題を解決するための手段】本発明は、以上の問題点を解決するため、上記問題点（１）については、ＣＰＵ
が出力するデータパターンを常時監視し、この内容が登録範囲外のデータの場合には、ＣＰＵへ通知し、マイクロコンピュータが暴走する要因となる手がかりが得られるようにした。
【０００５】また、上記問題点（２）については、ＣＰ
Ｕから出力されるデータパターンのチェック対象を、任意のアドレスとして指定できる記憶部を設け、原因を特定するための対象イベントを任意に設定できるようにした。
【０００６】
【発明の実施の形態】以下、この発明の一実施例を図１
〜図５を参照して説明する。 図１において、１はマイクロコンピュータシステムにおけるＣＰＵ、２はアドレスデコード回路で、ＣＰＵ１からのデータをアドレス情報記憶部３やデータパターン記憶用メモリ６へ設定するための制御部である。 アドレス情報記憶部３は、データの出力対象となるアドレス情報を事前に記憶させるためのものであり、この内容は、アドレス情報比較部４で、Ｃ
ＰＵ１のアドレスバスから逐次出力されるアドレス情報と比較される。 アドレス情報比較部４は、アドレス情報記録部３に格納されている内容と、ＣＰＵ１のアドレスバスに出力される内容の一致を検出すると、以下の制御（Ａ）〜（Ｃ）を実施する。 （Ａ）アドレス情報比較部４は、アドレスバス／データバス選択部５に対しＣＰＵ１のデータバスで出力された内容を、データパターン記憶用メモリ６へのアドレス情報として出力する指示を行う。 （Ｂ）アドレス情報比較部４は、データバスＲｅａｄ／
ＷＲｉｔｅ制御部７に対し、ＣＰＵ１からのデータバスと、データパターン記憶用メモリ６の接続を切り離す指示を行う。 （Ｃ）アドレス情報比較部４は、データパターン判定部８に対し、データ判定動作の開始を指示する。
【０００７】このとき、ＣＰＵ１のデータバスからデータが出力されると、アドレスバス／データバス選択部５
は、データパターン記憶用メモリ６に対し、データバスの内容をアドレス情報として出力し、当該メモリに対するＲｅａｄ制御（メモリ内のデータ読み出し指示）を実施する。 データパターン記憶用メモリ６は、上記のＲｅ
ａｄ制御により、当該アドレスのデータを出力し、データパターン判定部８は、このデータを入力する。 データパターン判定部８は、データパターン記憶用メモリ６の出力した内容が、事前に登録されている値かどうかのチェックを行ない、登録されていない場合には、ＣＰＵ１
に対し、割込み信号等で通知する。
【０００８】図２は、本発明の一実施例における条件設定の内容を示すフローチャートであり、アドレス情報記録部３に対するアドレス情報１０と、データパターン記憶用メモリ６に対するデータパターン情報２０の設定を示す。 また、図３は、データパターン記憶用メモリ６に対するデータパターンの設定例を示す。 さらに、上述した本発明の一実施例において、各部の動作概要を図４と図５に示す。
【０００９】
【発明の効果】本発明によれば、ＣＰＵから出力されるデータパターンをハードウェアで監視するため、ソフトウェア不良による異常なデータパターンの出力が検出可能となり、マイクロコンピュータシステムの信頼性を向上させることができる。
【図１】本発明の一実施例の全体構成を示すブロック図。
【図２】本発明の一実施例において、動作監視を実施する前に設定する条件設定を示すフローチャート。
【図３】データパターン記憶用メモリの使用例を示す図。
【図４】本発明の一実施例の動作を示すフローチャート。
【図５】本発明の一実施例の動作を示すフローチャート。
１：ＣＰＵ、 ２：アドレスデコード回路、 ３：アドレス情報記憶部、４：アドレス情報比較部、 ５：アドレスバス／データバス選択部、６：データパターン記憶用メモリ、７：データバスRead／Write制御部、８：データパターン判定部。
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