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一种亚阈值数字电路时序优化方法和系统

阅读：399发布：2020-05-12

专利汇可以提供一种亚阈值数字电路时序优化方法和系统专利检索，专利查询，专利分析的服务。并且本发明公开了一种亚阈值数字电路时序优化方法及系统，该方法通过先确定可利用反向短沟道效应提高性能的逻辑单元电路；再对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径；然后确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；最后利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。本发明通过利用反向短沟道效应对主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。，下面是一种亚阈值数字电路时序优化方法和系统专利的具体信息内容。

权利要求

1.一种亚阈值数字电路时序优化方法，其特征在于，包括：
确定可利用反向短沟道效应提高性能的逻辑单元电路；
对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑；
确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；
利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。
2.根据权利要求1所述的方法，其特征在于，所述确定可利用反向短沟道效应提高性能的逻辑单元电路的步骤，包括：
获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；
对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数据；
对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；
若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。
3.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，建立所述逻辑单元电路的延时-栅长关系查询表。
4.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，同时获得所述延时下的所述逻辑单元电路功耗，建立所述逻辑单元电路的延时-功耗关系查询表。
5.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，获得所述逻辑单元电路在预设栅宽下的最小延时，以及相对原始栅长的延时缩小系数最大值，即所述逻辑单元电路的性能优化系数。
6.根据权利要求2所述方法，其特征在于，还包括：
对满足时序约束的设计以其栅长为初值，通过优化算法微调栅长，在满足预设时序约束条件的前提下，利用所述栅长-功耗关系查询表估算所述逻辑单元电路的功耗，实现对电路的功耗进行优化。
7.根据权利要求1所述的方法，其特征在于，所述对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径的步骤，包括：
利用统计时序分析工具或基于电路统计仿真对给定集成电路进行时序分析，得到所有的信号路径的延时分布；
判定每一所述信号路径的延时分布是否满足所述预设时序约束条件；
将不满足所述预设时序约束条件对应的信号路径列入不满足时序要求的信号路径。
8.根据权利要求1所述的方法，其特征在于，所述确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元电路的步骤，包括：
若所述不满足时序要求的信号路径中的逻辑单元电路为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延时单元电路；
若所述不满足时序要求的信号路径中的锁存器或触发器为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延时单元电路。
9.一种亚阈值数字电路时序优化系统，其特征在于，包括：
第一确定单元，用于确定可利用反向短沟道效应提高性能的逻辑单元电路；
分析单元，用于对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：继电器及其前端组合逻辑；
第二确定单元，用于确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；
调整单元，用于利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。
10.根据权利要求9所述的系统，其特征在于，所述第一确定单元包括：
获取单元，用于获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；
处理单元，用于对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数据；
检查单元，用于对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；
若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。

说明书全文

一种亚阈值数字电路时序优化方法和系统

技术领域

[0001] 本发明涉及电路时序优化技术领域，特别是涉及一种亚阈值数字电路时序优化方法和系统。

背景技术

[0002] 亚阈值数字电路是指工作电压低于晶体管器件阈值电压的数字逻辑电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。而正是由于器件工作在
亚阈值区，器件的电流和电压成指数关系，器件尺寸的变化会导致明显的电流变化和寄生
电容变化，进而明显地改变电路的电学性能。此外，电路性能随PVT(Process-Voltage-
Temperature，工艺-温度-电压)偏差的波动较大，为了使得所设计的亚阈值数字电路具有
较高的鲁棒性，亚阈值数字电路的设计优化过程中需要考虑PVT偏差的统计分析和优化，这样会指数式地增大亚阈值数字电路的器件尺寸优化的复杂性，使得器件优化速度过程变得
极为缓慢。

[0003] 目前，随着亚阈值数字电路规模的加大，将PVT偏差的统计分析和优化与传统的随机优化算法和启发式优化算法结合在一起，已经无法直接应用于规模较大的亚阈值数字电
路的优化，特别是无法直接应用于规模较大的亚阈值数字时序电路的优化。此外，为了提高亚阈值数字电路的性能，传统方法是通过增大电路中MOS器件的栅宽/栅长比例，但是，增大栅宽会显著增大面积，会造成所用标准单元库内单元高度的离散化，进一步造成面积浪费；
而对亚阈区工作的单元缩小栅长，有可能会因为反向短沟道效应降低单元的性能，同时会
因为栅宽-栅长之积的减小而导致单元的性能分布更加扁平化，从而降低电路设计的鲁棒
性。

发明内容

[0004] 本发明提出一种亚阈值数字电路时序优化方法和系统，利用反向短沟道效应对主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。

[0005] 为达到上述目的，本发明提供了以下技术方案：

[0006] 一种亚阈值数字电路时序优化方法，包括：

[0007] 确定可利用反向短沟道效应提高性能的逻辑单元电路；

[0008] 对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑；

[0009] 确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；

[0010] 利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。

[0011] 进一步的，所述确定可利用反向短沟道效应提高性能的逻辑单元电路的步骤，包括：

[0012] 获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；

[0013] 对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单
元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数
据；

[0014] 对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；

[0015] 若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。

[0016] 进一步的，还包括：

[0017] 对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输
入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，建
立所述逻辑单元电路的延时-栅长关系查询表。

[0018] 进一步的，还包括：

[0019] 对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输
入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，同
时获得所述延时下的所述逻辑单元电路功耗，建立所述逻辑单元电路的延时-功耗关系查
询表。

[0020] 进一步的，还包括：

[0021] 对可利用反向短沟道效应提高性能的所述逻辑单元电路，获得所述逻辑单元电路在预设栅宽下的最小延时，以及相对原始栅长的延时缩小系数最大值，即所述逻辑单元电
路的性能优化系数。

[0022] 进一步的，还包括：

[0023] 对满足时序约束的设计以其栅长为初值，通过优化算法微调栅长，在满足预设时序约束条件的前提下，利用所述栅长-功耗关系查询表估算所述逻辑单元电路的功耗，实现对电路的功耗进行优化。

[0024] 进一步的，所述对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径的步骤，包括：

[0025] 利用统计时序分析工具或基于电路统计仿真对给定集成电路进行时序分析，得到所有的信号路径的延时分布；

[0026] 判定每一所述信号路径的延时分布是否满足所述预设时序约束条件；

[0027] 将不满足所述预设时序约束条件对应的信号路径列入不满足时序要求的信号路径。

[0028] 进一步的，所述确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元电路的步骤，包括：

[0029] 若所述不满足时序要求的信号路径中的逻辑单元电路为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要
延时单元电路；

[0030] 若所述不满足时序要求的信号路径中的锁存器或触发器为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主
要延时单元电路。

[0031] 一种亚阈值数字电路时序优化系统，包括：

[0032] 第一确定单元，用于确定可利用反向短沟道效应提高性能的逻辑单元电路；

[0033] 分析单元，用于对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：继电器及其前端组合逻辑；

[0034] 第二确定单元，用于确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；

[0035] 调整单元，用于利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。

[0036] 进一步的，所述第一确定单元包括：

[0037] 获取单元，用于获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；

[0038] 处理单元，用于对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到
栅长-延时数据；

[0039] 检查单元，用于对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；

[0040] 若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。

[0041] 经由上述的技术方案可知，与现有技术相比，本发明公开了一种亚阈值数字电路时序优化方法和系统，该方法通过先确定可利用反向短沟道效应提高性能的逻辑单元电
路；再对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径；然后确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；最后
利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅长进行调整，
以通过栅长尺寸的调整对亚阈值数字电路时序的优化。本发明通过利用反向短沟道效应对
主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。
附图说明

[0042] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

[0043] 图1为本发明实施例提供的一种亚阈值数字电路时序优化方法流程图；

[0044] 图2为本发明实施例提供的步骤S101的一种具体实现方式流程图；

[0045] 图3为本发明实施例提供的步骤S102的一种具体实现方式流程图；

[0046] 图4为本发明实施例提供的一种亚阈值数字电路时序优化系统结构图。

具体实施方式

[0047] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本发明保护的范围。

[0048] 如图1所示，本发明实施例提供了一种亚阈值数字电路时序优化方法，该方法具体可以包括如下步骤：

[0049] S101、确定可利用反向短沟道效应提高性能的逻辑单元电路。

[0050] 本发明实施例中，如图2所示，为上述步骤S101的一种具体实施方式，具体的，上述确定可利用反向短沟道效应提高性能的逻辑单元电路的步骤，包括：

[0051] S201、获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路。

[0052] S202、对每一逻辑单元电路改变上述逻辑单元电路中MOS器件的栅长，通过对逻辑单元电路仿真获取对应栅长下逻辑单元电路的输入-输出波形，测量逻辑单元电路的输入-
输出波形获取对应栅长下的逻辑单元电路的延时，得到栅长-延时数据。

[0053] S203、对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域，若是，则执行步骤S204，若否，则执行步骤S205。

[0054] S204、将逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路。

[0055] S205、将逻辑单元电路列为为不可利用反向短沟道效应提高性能的逻辑单元电路。

[0056] 进一步的，在确定可利用反向短沟道效应提高性能的逻辑单元电路后，还包括：

[0057] 对可利用反向短沟道效应提高性能的逻辑单元电路，改变逻辑单元电路中的MOS器件栅长，通过对逻辑单元电路仿真获取对应栅长下逻辑单元电路的输入-输出波形，测量逻辑单元电路的输入-输出波形获取逻辑单元电路的延时，建立逻辑单元电路的延时-栅长
关系查询表。

[0058] 进一步的，在确定可利用反向短沟道效应提高性能的逻辑单元电路后，还包括：

[0059] 对可利用反向短沟道效应提高性能的逻辑单元电路，改变逻辑单元电路中的MOS器件栅长，通过对逻辑单元电路仿真获取对应栅长下逻辑单元电路的输入-输出波形，测量逻辑单元电路的输入-输出波形获取逻辑单元电路的延时，同时获得延时下的逻辑单元电
路功耗，建立逻辑单元电路的延时-功耗关系查询表。

[0060] 进一步的，在确定可利用反向短沟道效应提高性能的逻辑单元电路后，还包括：

[0061] 对可利用反向短沟道效应提高性能的逻辑单元电路，获得逻辑单元电路在预设栅宽下的最小延时，以及相对原始栅长的延时缩小系数最大值，即逻辑单元电路的性能优化
系数。

[0062] 进一步的，在确定可利用反向短沟道效应提高性能的逻辑单元电路后，还包括：

[0063] 基于逻辑单元电路的统计仿真，建立逻辑单元电路的统计延时-栅长关系查询表。

[0064] 进一步的，在确定可利用反向短沟道效应提高性能的逻辑单元电路后，还包括：

[0065] 对满足时序约束的设计以其栅长为初值，通过优化算法微调栅长，在满足预设时序约束条件的前提下，利用所述栅长-功耗关系查询表估算逻辑单元电路的功耗，实现对电路的功耗进行优化。

[0066] S102、对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，上述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑。

[0067] 本发明实施例中，如图3所示，为上述步骤S102的一种具体实施方式，具体的，上述对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径的步骤，包括：

[0068] S301、利用统计时序分析工具或基于电路统计仿真对给定集成电路进行时序分析，得到所有的信号路径的延时分布，上述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑。

[0069] S302、判定每一信号路径的延时分布是否满足预设时序约束条件，若否，则执行步骤S303，若是，则执行步骤S304。

[0070] S303、将不满足预设时序约束条件对应的信号路径列入不满足时序要求的信号路径。

[0071] S304、将满足预设时序约束条件对应的信号路径列入满足时序要求的信号路径。

[0072] 本发明实施例中，对每一锁存器及其前端组合逻辑或触发器及其前端组合逻辑需要满足预设时序约束条件，该预设时序约束条件具体为：

[0073] tPrev_FF-Pdelay,max+tCML-Pdelay,max+tFF-setup,max＜α.Tclock

[0074] tPrev_FF-Pdelay,min+tCML-Pdelay,min＞β.tFF-hold,max

[0075] 其中，α介于(0，1)之间，β介于(1，∞)之间，tPrev_FF-Pdelay,max为前级锁存器或触发器输出延时时间的最大值；tCML-Pdelay,max为前端组合逻辑电路的输出信号到达锁存器或触发器的时间最大值；Tclock为时序电路工作的时钟信号周期，即时钟信号频率的倒数值；tCML-Pdelay,min为前端组合逻辑的输出到达锁存器或触发器的时间最小值；tPrev_FF-Pdelay,min为前级锁存器或触发器数据输出延时时间的最小值；tFF-hold,max为锁存器或触发器的数据输入最大保持时间；tFF-setup,max是为锁存器或触发器的数据输入最大建立时间。

[0076] S103、确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元。

[0077] 本发明实施例中，具体的，确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元电路的步骤，包括：

[0078] 若不满足时序要求的信号路径中的逻辑单元电路为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延时
单元电路。

[0079] 若不满足时序要求的信号路径中的锁存器或触发器为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延
时单元电路。

[0080] 具体的，对每一不满足时序要求的前端组合逻辑电路和锁存器或触发器，利用该步骤确定可利用反向短沟道效应提高性能的单元的结果检查出其中可利用反向短沟道效
应提高性能的主要延时单元；若不满足时序要求的前端组合逻辑电路中的逻辑单元为前述
已标定的可利用反向短沟道效应提高性能的逻辑单元，则将其列入可利用反向短沟道效应
提高性能的主要延时单元，否则将该逻辑单元排除在待优化单元之外；对于锁存器或触发
器电路进行同样的处理。

[0081] S104、利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。

[0082] 本发明实施例中，根据每一锁存器或触发器和前端组合逻辑逻辑电路必须遵循上述预设时序约束条件，该预设时序约束条件为：

[0083] tPrev_FF-Pdelay,max+tCML-Pdelay,max+tFF-setup,max＜α.Tclock

[0084] tPrev_FF-Pdelay,min+tCML-Pdelay,min＞β.tFF-hold,max

[0085] 其中，Tclock是时序电路工作的时钟信号周期，即时钟信号频率的倒数值；tPrev_FF-Pdelay,max为前级锁存器或触发器输出延时时间的最大值；tCM-LPd,elay为前ma端x组合逻辑电路的输出信号到达锁存器或触发器的时间最大值；Tclock为时序电路工作的时钟信号周期，即时钟信号频率的倒数值；tCML-Pdelay,min为前端组合逻辑的输出到达锁存器或触发器的时间最小值；tPrev_FF-Pdelay,min为前级锁存器或触发器数据输出延时时间的最小值；tFF-hold,max为锁存器或触发器的数据输入最大保持时间；tFF-setup,max是为锁存器或触发器的数据输入最大建立时间。

[0086] 此外，tCML-Pdelay,max和tCML-Pdelay,min分别由各级逻辑门的最大延时时间和最小延时时间决定，具体为：

[0087] tCML-Pdelay,max＝∑tCell-Pdelay,max,i

[0088] tCML-Pdelay,min＝∑tCell-Pdelay,min,i

[0089] 对于尚不满足上述预设时序约束条件的锁存器或触发器及其前端组合逻辑，其尚需提高的延时空间分别定位为：

[0090] tdelay_improve_goal1＝(tPrev_FF-Pdelay,max+tCML-Pdelay,max+tFF-setup,max)-α.Tclock[0091] tdelay_improve_goal2＝β.tFF-hold,max-(tPrev_FF-Pdelay,min+tCML-Pdelay,min)[0092] 另外，考虑到仅对可利用反向短沟道效应的逻辑单元电路进行调节以优化前端组合逻辑电路的延时性能(锁存器或触发器不调整或不可以调整)：

[0093] -∑ΔtRCSE_Cell-Pdelay,max,i≥tdelay_improve_goal1

[0094] ∑ΔtRCSE_Cell-Pdelay,min,i≥tdelay_improve_goal2

[0095] 此外，考虑到对可利用反向短沟道效应的单元(包括锁存器或触发器)进行调节以优化前端组合逻辑电路的延时性能：

[0096] -∑ΔtRCSE_Cell-Pdelay，max，i-ΔtPrev_FF-Pdelay，max-ΔtFF-setup，max≥tdelay_improve_goal1[0097] ∑ΔtRCSE_Cell-Pdelay，min,i-ΔtFF-hold，max+ΔtPrev_FF-Pdelay，min≥tdelay_improve_goal2[0098] 其中：

[0099] ΔtRCSE_Cell-Pdelay，max，i＝tRCSE_Cell-Pdelay，max，i，new-tRCSE_Cell-Pdelay，max，I，org[0100] ΔtRCSE_Cell-Pdelay，min，i＝tRCSE_Cell-Pdelay，min，i，new-tRCSE_Cell-Pdelay，min，i，org[0101] ΔtPrev_FF-Pdelay，max＝tPrev_FF-Pdelay，max，new-tPrev_FF-Pdelay，max，org[0102] ΔtPrev_FF-Pdelay，min＝tPrev_FF-Pdelay,min,new-tPrev_FF-Pdelay,min,org

[0103] ΔtFF-setup，max＝tFF-setup，max，new-tFF-setup，max，org

[0104] ΔtFF-hold，max＝tFF-hold，max，new-tFF-hold，max，org

[0105] 具体的，tRCSE_Cell-Pdelay,max,i,new为可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之后的最大延时时间；tRCSE_Cell-Pdelay,max,I,org为可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之前(即原栅长)的最大延时时间；tRCSE_Cell-Pdelay,min,i,new为可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之后的最小延时时间；tRCSE_Cell-Pdelay,min,i,org为可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之前(即原栅长)的最小延时时间；tPrev_FF-Pdelay,max,new为可利用反向短沟道效应提升延时性能的前级锁存器或触发器调整栅长之后的最大延时时间；tPrev_FF-Pdelay,max,org为可利用反向短沟道效应提升延时性能的前级锁存器或触发器调整栅长之前(即原栅长)的最大延时时间；
tPrev_FF-Pdelay,min,new为可利用反向短沟道效应提升延时性能的前级锁存器或触发器调整栅长之后的最小延时时间；tPrev_FF-Pdelay,min,org为可利用反向短沟道效应提升延时性能的前级锁存器或触发器调整栅长之前(即原栅长)的最小延时时间；tFF-setup,max,new为可利用反向短沟道效应提升延时性能的锁存器或触发器调整栅长之后的输入数据最大建立时间；
tFF-setup,max,org为可利用反向短沟道效应提升延时性能的锁存器或触发器调整栅长之前(即原栅长)的输入数据最大建立时间；tFF-hold,max,new为可利用反向短沟道效应提升延时性能的锁存器或触发器调整栅长之后的输入数据最大保持时间；tFF-hold,max,org为可利用反向短沟道效应提升延时性能的锁存器或触发器调整栅长之前(即原栅长)的输入数据最大保持时
间。

[0106] 对不等式组：

[0107] -∑ΔtRCSE_Cell-Pdelay,max,i≥tdelay_improve_goal1

[0108] ∑ΔtRCSE_Cell-Pdelay，min，i≥tdelay_improve_goal2

[0109] 或

[0110] -∑ΔtRCSE_Cell-Pdelay,max,i-ΔtFF-setup,max≥tdelay_improve_goal1+ΔtPrev_FF-Pdelay,max[0111] ∑ΔtRCSE_Cell-Pdelay,min,i-ΔtFF-hold,max≥tdelay_improve_goal2-ΔtPrev_FF-Pdelay,min[0112] 求解，得到：每一可调节逻辑单元电路的ΔtRCSE_Cell-Pdelay,max,i的最小值；每一可调节逻辑单元的ΔtRCSE_Cell-Pdelay,min,i的最大值；每一可调节锁存器或触发器的ΔtFF-setup,max的最大值；每一可调节锁存器或触发器的ΔtFF-hold,max的最大值；

[0113] 进一步根据下面四个公式：

[0114] tRCSE_Cell-Pdelay,max,i,new＝tRCSE_Cell-Pdelay,max,I,org+ΔtRCSE_Cell-Pdelay,max,i[0115] tRCSE_Cell-Pdelay,min,i,new＝tRCSE_Cell-Pdelay,min,i,org+ΔtRCSE_Cell-Pdelay,min,i[0116] tFF-setup,max,new＝tFF-setup,max,org+ΔtFF-setup,max

[0117] tFF-hold,max,new＝tFF-hold,max,org+ΔtFF-hold,max

[0118] 可得到新栅长下该单元的延时：tRCSE_Cell-Pdelay,max,i,new；tRCSE_Cell-Pdelay,min,i,new；tFF-setup,max,new以及tFF-hold,max,new。

[0119] 根据前述所建立的单元的延时--栅长关系查询表获取对应可调节逻辑单元调整之后的栅长，在新栅长下该单元的延时tRCS_EC-ellP,dela,y,max、itRCSE_Cell-Pdelay,min,i,new、tFF-setup,max,new以及tFF-hold,max,new可以使对应的前端组合逻辑电路和锁存器或触发器电路满足时序要求，至此，实现了通过栅长尺寸的调整对时序的优化。

[0120] 进一步地，以上述所调节的栅长为初值，通过优化算法微调栅长，在满足上述预设时序约束条件的前提下，利用前述所建立的栅长-功耗关系查询表估算单元功耗，从而实现对电路的功耗进行优化。

[0121] 进一步地，基于信号路径的先后顺序，依次对前端组合逻辑电路和锁存器或触发器电路组合利用反向短沟道效应对其主要延时单元的器件增大其栅长，从而提高其电路性
能，降低单元的延时时间，同时提高该单元延时的一致性，从而实现时序优化，并提高该路径延时一致性。

[0122] 本发明实施例公开的一种亚阈值数字电路时序优化方法，该方法通过先确定可利用反向短沟道效应提高性能的逻辑单元电路；再对给定集成电路进行时序分析，得出所有
不满足时序要求的信号路径；然后确定每一不满足时序要求的信号路径中可利用反向短沟
道效应提高性能的若干主要延时单元；最后利用反向短沟道效应根据预设时序约束条件对
主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序
的优化。本发明通过利用反向短沟道效应对主要延时单元的器件增大其栅长，以实现时序
优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。

[0123] 请参阅图4，基于上述实施例公开的一种亚阈值数字电路时序优化方法，本实施例对应公开了一种亚阈值数字电路时序优化系统，具体包括：第一确定单元401、分析单元
402、第二确定单元403和调整单元404，其中：

[0124] 第一确定单元401，用于确定可利用反向短沟道效应提高性能的逻辑单元电路；

[0125] 分析单元402，用于对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，上述信号路径包括：继电器及其前端组合逻辑；

[0126] 第二确定单元403，用于确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；

[0127] 调整单元404，用于利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。

[0128] 进一步的，上述第一确定单元401具体包括：获取单元4011、处理单元4012和检查单元4013，其中：

[0129] 获取单元4011，用于获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；

[0130] 处理单元4012，用于对每一逻辑单元电路改变逻辑单元电路中MOS器件的栅长，通过对逻辑单元电路仿真获取对应栅长下逻辑单元电路的输入-输出波形，测量逻辑单元电
路的输入-输出波形获取对应栅长下的逻辑单元电路的延时，得到栅长-延时数据；

[0131] 检查单元4013，用于对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；

[0132] 若是则将逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。

[0133] 本发明实施例公开的一种亚阈值数字电路时序优化系统，该系统通过第一确定单元确定可利用反向短沟道效应提高性能的逻辑单元电路；再通过分析单元对给定集成电路
进行时序分析，得出所有不满足时序要求的信号路径；然后通过第二确定单元确定每一不
满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；最后再
由调整单元利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅
长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。本发明通过利用反向
短沟道效应对主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的
电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。

[0134] 需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

[0135] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存
在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包
括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更
多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

[0136] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的
一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一
致的最宽的范围。

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一种亚阈值数字电路时序优化方法和系统

一种亚阈值数字电路时序优化方法和系统

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