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传输门的布局及相关系统和技术

阅读：956发布：2020-05-13

专利汇可以提供传输门的布局及相关系统和技术专利检索，专利查询，专利分析的服务。并且描述了传输门的布局以及相关技术和系统。集成电路可以包括设置在一列中的第一传输门和第二传输门(150，160)，以及金属引线(174a、174b、174c)。第一传输门(150)包括第一控制端子和第二控制端子(112，122)，以及第二传输门(160)包括第一控制端子和第二控制端子(132，142)。金属引线沿与列基本正交的方向在第一传输门和第二传输门之间延伸，并且包括耦合到第一传输门和第二传输门的第一控制端子的第一控制引线(104)。，下面是传输门的布局及相关系统和技术专利的具体信息内容。

权利要求

1.一种集成电路，包括：
多个传输门，设置在一列中，所述多个传输门包括第一传输门和第二传输门，所述第一传输门包括第一控制端子和第二控制端子，所述第二传输门包括第一控制端子和第二控制端子；
一条或多条第一金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门之间延伸，所述一条或多条第一金属引线包括耦合到所述第一传输门的第一控制端子和所述第二传输门的第一控制端子的第一控制引线；
一条或多条第二金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门上方延伸，所述一条或多条第二金属引线包括耦合到所述第一传输门的第二控制端子的第二控制引线；以及
一条或多条第三金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门下方延伸，所述一条或多条第三金属引线包括耦合到所述第二传输门的第二控制端子的第三控制引线。
2.根据权利要求1所述的集成电路，其中，所述多个传输门还包括第三传输门，其中，所述第三传输门包括第一控制端子和第二控制端子，并且其中，所述第二控制引线在所述第一传输门和所述第三传输门之间延伸并且耦合到所述第三传输门的第二控制端子。
3.根据权利要求2所述的集成电路，其中，所述多个传输门还包括第四传输门，其中，所述第四传输门包括第一控制端子和第二控制端子，并且其中，所述第三控制引线在所述第二传输门和所述第四传输门之间延伸并且耦合到所述第四传输门的第二控制端子。
4.根据权利要求3所述的集成电路，其中，所述一条或多条第一金属引线还包括经耦合以提供第一电源电压的第一电源引线，其中，所述一条或多条第二金属引线还包括经耦合以提供第二电源电压的第二电源引线，并且其中，所述一条或多条第三金属引线还包括经耦合以提供所述第二电源电压的第三电源引线。
5.根据权利要求4所述的集成电路，其中，传输门的列是第一列，所述集成电路还包括设置在靠近所述第一列的第二列中的多个锁存电路，所述多个锁存电路包括第一锁存电路和第二锁存电路，所述第一锁存电路的数据输入端子耦合到所述第一传输门的数据端子，所述第二锁存电路的数据输入端子耦合到所述第二传输门的数据端子。
6.根据权利要求5所述的集成电路，其中，所述第一锁存电路的相应电源端子耦合到所述第一电源引线和所述第二电源引线。
7.根据权利要求6所述的集成电路，其中，所述第二锁存电路的相应电源端子耦合到所述第一电源引线和所述第三电源引线。
8.根据权利要求5所述的集成电路，包括多个触发器，所述多个触发器包括第一触发器和第二触发器，所述第一触发器包括所述第一传输门和第一锁存器，所述第二触发器包括所述第二传输门和第二锁存器。
9.根据权利要求5所述的集成电路，其中，所述一条或多条第一金属引线还包括第一使能引线，所述第一使能引线耦合到所述第一锁存电路的第一使能端子、所述第二锁存电路的第一使能端子以及所述第二控制引线和所述第三控制引线，其中，所述一条或多条第二金属引线还包括第二使能引线，所述第二使能引线耦合到所述第一锁存电路的第二使能端子，并且其中，所述一条或多条第三金属引线还包括第三使能引线，所述第三使能引线耦合到所述第二锁存电路的第二使能端子、所述第二使能引线和所述第一控制引线。
10.根据权利要求9所述的集成电路，还包括单元，所述单元包括所述多个传输门、所述第一锁存电路和第二锁存电路以及所述第一金属引线、第二金属引线和第三金属引线，其中，所述单元的高度在750nm和850nm之间。
11.根据权利要求1所述的集成电路，其中，所述第一传输门包括第一n型场效应晶体管NFET和第一p型场效应晶体管PFET，并且其中，所述第二传输门包括第二NFET和第二PFET。
12.根据权利要求11所述的集成电路，其中，所述第一传输门的第一控制端子包括第一NFET的栅极端子，其中，所述第一传输门的第二控制端子包括第一PFET的栅极端子，其中，所述第二传输门的第一控制端子包括所述第二NFET的栅极端子，并且其中，所述第二传输门的第二控制端子包括所述第二PFET的栅极端子。
13.根据权利要求12所述的集成电路，其中，所述第一传输门的控制端子和所述第二传输门的控制端子竖直对准。
14.一种计算机实现的电子设计自动化方法，包括：
根据电路的描述，通过计算机来合成集成电路布局，所述电路包括多位传输门，其中，所述集成电路布局的与所述多位传输门对应的部分包括：
多个传输门，设置在一列中，所述多个传输门包括第一传输门和第二传输门，所述第一传输门包括第一控制端子和第二控制端子，所述第二传输门包括第一控制端子和第二控制端子，
一条或多条第一金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门之间延伸，所述一条或多条第一金属引线包括耦合到所述第一传输门的第一控制端子和所述第二传输门的第一控制端子的第一控制引线，
一条或多条第二金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门上方延伸，所述一条或多条第二金属引线包括耦合到所述第一传输门的第二控制端子的第二控制引线，以及
一条或多条第三金属引线，沿与所述列基本正交的方向在所述第一传输门和所述第二传输门下方延伸，所述一条或多条第三金属引线包括耦合到所述第二传输门的第二控制端子的第三控制引线。
15.根据权利要求14所述的方法，其中，所述电路的描述包括所述电路的逻辑描述。
16.根据权利要求14所述的方法，其中，所述电路的描述包括原理图和/或网表。
17.根据权利要求14所述的方法，还包括通过计算机模拟所述集成电路布局的与所述多位传输门对应的所述部分的操作。
18.根据权利要求17所述的方法，还包括通过计算机生成多个掩模图案，所述多个掩模图案用于制造包括所述多位传输门的集成电路。

说明书全文

传输门的布局及相关系统和技术

[0001] 相关申请的交叉引用

[0002] 本申请要求于2016年12月5日以代理人案号BFY-005C1提交且题为“Layouts of Transmission Gates and Related Systems and Techniques”的美国专利申请No.15/369,209和于2016年1月5日以代理人案号BFY-005提交且题为“Layouts of Transmission Gates and Related Systems and Techniques”的美国专利申请No.14/988,502的优先权和权益，其中每一个申请都在适用法律允许的最大范围内通过引用并入本文。

技术领域

[0003] 本公开总体涉及电路设计和布局及相关系统和技术。一些实施方式具体涉及传输门的布局。

背景技术

[0004] 可以使用构建块或标准单元的库来实现集成电路(IC或“芯片”)设计。每个库单元可以实现简单的逻辑功能，诸如NAND、NOR、反相等。一些库单元实现更复杂的操作。实现不同逻辑功能的不同库单元的布局可以具有共同的高度但是宽度不同。库单元可以具有用于电压轨(rail)(例如，电源电压轨和参考电压(或“接地”)轨)的水平迹线(track)、放置于相同的相应竖直位置处的p型扩散和n型扩散。例如，库单元可以在单元的顶部边缘处具有水平电源迹线，并且在单元的底部边缘处具有水平接地迹线(反之亦然)。通过这种方式，可以利用沿水平方向布局的多行的库单元来实现设计的布局。例如，相同行中的库单元可以共用在整个相同行的库单元中连续的公共电源迹线和接地迹线。另外，两个相邻行中的库单元可以共用两行的库单元所邻接的边缘(水平边界)处放置的相同电源(或接地)迹线。

[0005] 传输门是逻辑门，可以选择性地将输出端子耦合到输入端子或者将输出端子置于高阻抗状态。传输门通常包括并联连接的n型金属氧化物半导体(MOS)场效应晶体管(FET)和p型FET，其中FET的源极端子彼此耦合并且FET的漏极端子彼此耦合。n型和p型FET的源极端子还耦合到传输门的输入端子。n型和p型FET的漏极端子耦合到传输门的输出端子。FET之一的栅极端子耦合到传输门的第一控制端子，而另一FET的栅极端子耦合到传输门的第二控制端子。在一些实施方案中，栅极端子经耦合以接收具有互补逻辑状态的控制信号。这样，传输门的输出端子的值可以与输入端子处的值相同(“传输”)，或者可以处于高阻抗状态(“断开”)，这取决于控制端子处的控制信号的值。(在一些实施方式中，传输门可以具有耦合到单个控制信号的单个控制端子。控制端子可以通过非反相路径耦合到传输门的FET之一的栅极端子，并且通过反相路径耦合到另一FET的栅极端子。)

[0006] 可以并联地使用多个一位传输门以实现多位(“多位”或“N位”)传输门。N位传输门可以包括由相同的两个控制信号控制的N个传输门，使得N个传输门通常处于相同状态。这样，N个传输门的N个输出端子可以置于高阻抗状态或并联耦合到N个传输门的对应N个输入端子。发明内容

[0007] 可以使用一位(一个数据输入位和一个数据输出位)传输门和/或多位(多个数据输入位和对应的数据输出位)传输门来实现IC设计的逻辑功能。使用传输门实现逻辑功能的电路可以比使用其他标准逻辑构建块(例如，互补MOS或CMOS NAND门)实现相同逻辑功能的电路功耗更低。因此，使用传输门实现集成电路的逻辑功能中的至少一些可以显著降低IC的总体功耗。

[0008] 然而，使用常规IC设计库通常难以有效地实现传输门(特别是多位传输门)。当常规库单元用于实现多位传输门时，多个一位传输门通常被布局在相同行的单元中，并且金属引线通常在单元的高度内以及电源轨与接地轨之间水平布线，用于将一位传输门的共用控制端子彼此连接(并且连接到多位传输门的对应控制端子)。鉴于常规库单元的高度限制，耦合多个一位传输门的控制端子的水平引线(wires)的布线(routing)可以是拥塞的。例如，可能需要在一个或多个一位传输门的部分上对形成共用控制端子的引线的部分进行布线和/或在其他迹线(例如，将一位传输门连接到其相应的输入端口和输出端口的迹线)周围对那些引线的部分进行布线。这种布线可能需要使用一个以上金属层，这会进一步增加多位传输门的宽度，从而增加面积(例如，由于用于连接金属层之间的布线的附加通孔)。

[0009] 发明人已经意识到并理解，通过将多位传输门的多个一位传输门放置在一列中(而不是将一位传输门放置在相同行中)，并且通过布置在列中相邻的一位传输门来共用承载相邻的一位传输门所使用的控制信号的IC部件(例如，金属线、多晶硅图案等)，能够(相对于使用常规技术实现的多位传输门)减小由多位传输门占用的IC面积。

[0010] 在一些实施例中，可以使用标准单元来实现多位传输门，其中一位传输门的列跨多行的标准单元形成。在一些实施例中，可以使用定制单元来实现多位传输门。在一些实施例中，本文描述的技术能够减小基于标准单元和/或基于定制单元的多位传输门的面积。

[0011] 例如，将一位传输门放置在一列中可以极大地降低耦合一位传输门的控制端子以接收共用控制信号的IC部件的复杂性和拥塞，从而减小多位传输门的总面积。例如，相邻行中的一位传输门的控制端子可以共用承载共用控制信号的紧凑IC部件。可以对承载共用控制信号的IC部件进行布线，例如使用在相邻的一位传输门之间水平延伸的IC部件，而不是在电源轨和接地轨之间、在其他一位传输门上以及在用作输入端口和输出端口的IC部件周围对承载共用控制信号的IC部件进行布线。

[0012] 可以实现本公开中描述的主题的特定实施例以实现上述优点中的一个或多个。

[0013] 根据本公开的一个方面，提供一种集成电路。集成电路包括设置在一列中的多个传输门、一条或多条第一金属引线、一条或多条第二金属引线以及一条或多条第三金属引线。多个传输门包括第一传输门和第二传输门。第一传输门包括第一控制端子和第二控制端子。第二传输门包括第一控制端子和第二控制端子。一条或多条第一金属引线沿与列基本正交的方向在第一传输门和第二传输门之间延伸。一条或多条第一金属引线包括耦合到第一传输门和第二传输门的第一控制端子的第一控制引线。一条或多条第二金属引线沿与列基本正交的方向在第一传输门和第二传输门上方延伸，并且包括耦合到第一传输门的第二控制端子的第二控制引线。一条或多条第三金属引线沿与列基本正交的方向在第一传输门和第二传输门下方延伸，并且包括耦合到第二传输门的第二控制端子的第三控制引线。

[0014] 在一些实施例中，该多个传输门还包括第三传输门，第三传输门包括第一控制端子和第二控制端子，第二控制引线在第一传输门和第三传输门之间延伸并且耦合到第三传输门的第二控制端子(未编号)。在一些实施例中，该多个传输门还包括第四传输门，第四传输门包括第一控制端子和第二控制端子，以及第三控制引线在第二传输门和第四传输门之间延伸并且耦合到第四传输门的第二控制端子。

[0015] 在一些实施例中，一条或多条第一金属引线还包括经耦合以提供第一电源电压的第一电源引线，一条或多条第二金属引线还包括经耦合以提供第二电源电压的第二电源引线，并且一条或多条第三金属引线还包括经耦合以提供第二电源电压的第三电源引线。

[0016] 在一些实施例中，传输门的列是第一列，集成电路还包括设置在靠近第一列的第二列中的多个锁存电路，并且该多个锁存电路包括第一锁存电路和第二锁存电路。在一些实施例中，第一锁存电路具有耦合到第一传输门的数据端子的数据输入端子，并且第二锁存电路具有耦合到第二传输门的数据端子的数据输入端子。在一些实施例中，第一锁存电路的相应电源端子耦合到第一电源引线和第二电源引线。在一些实施例中，第二锁存电路的相应电源端子耦合到第一电源引线和第三电源引线。在一些实施例中，集成电路包括多个触发器(flip-flop)，其包括第一触发器和第二触发器，第一触发器包括第一传输门和第一锁存器，第二触发器包括第二传输门和第二锁存器。

[0017] 在一些实施例中，一条或多条第一金属引线还包括第一使能引线，第一使能引线耦合到第一锁存电路的第一使能端子、第二锁存电路的第一使能端子以及第二控制引线和第三控制引线。在一些实施例中，一条或多条第二金属引线还包括耦合到第一锁存电路的第二使能端子的第二使能引线。在一些实施例中，一条或多条第三金属引线还包括第三使能引线，第三使能引线耦合到第二锁存电路的第二使能端子、第二使能引线和第一控制引线。在一些实施例中，集成电路还包括单元，单元包括传输门、锁存电路和金属引线，其中，单元的高度在750nm和850nm之间。

[0018] 在一些实施例中，第一传输门包括第一n型场效应晶体管(NFET)和第一p型场效应晶体管(PFET)，并且第二传输门包括第二NFET和第二PFET。在一些实施例中，第一传输门的第一控制端子包括第一NFET的栅极端子，第一传输门的第二控制端子包括第一PFET的栅极端子，第二传输门的第一控制端子包括第二NFET的栅极端子，以及第二传输门的第二控制端子包括第二PFET的栅极端子。在一些实施例中，第一传输门和第二传输门的控制端子竖直对准。

[0019] 根据本公开的另一方面，提供一种计算机实现的电子设计自动化方法。该方法包括根据电路的描述通过计算机来合成集成电路布局，该电路包括多位传输门。与多位传输门对应的集成电路布局的一部分包括设置在一列中的多个传输门、一条或多条第一金属引线、一条或多条第二金属引线以及一条或多条第三金属引线。该多个传输门包括第一传输门和第二传输门。第一传输门包括第一控制端子和第二控制端子。第二传输门包括第一控制端子和第二控制端子。一条或多条第一金属引线沿与列基本正交的方向在第一传输门和第二传输门之间延伸。一条或多条第一金属引线包括耦合到第一传输门和第二传输门的第一控制端子的第一控制引线。一条或多条第二金属引线沿与列基本正交的方向在第一传输门和第二传输门上方延伸，并且包括耦合到第一传输门的第二控制端子的第二控制引线。一条或多条第三金属引线沿与列基本正交的方向在第一传输门和第二传输门下方延伸，并且包括耦合到第二传输门的第二控制端子的第三控制引线。

[0020] 在一些实施例中，电路的描述包括电路的逻辑描述。在一些实施例中，电路的描述包括原理图和/或网表。在一些实施例中，该方法还包括通过计算机模拟与多位传输门对应的集成电路布局的一部分的操作。在一些实施例中，该方法还包括通过计算机生成多个用于制造包括多位传输门的集成电路的掩模图案。

[0021] 根据以下附图、详细描述和权利要求，本发明的其他方面和优点将变得清楚，所有这些通过仅示例的方式例示本发明的原理。

附图说明

[0022] 通过参考结合附图的以下描述，可以理解一些实施例的某些优点。在附图中，相似的附图标记贯穿不同的视图通常指代相似的部分。而且，附图不一定是按比例的，而是通常将重点放在例示本发明的一些实施例的原理上。

[0023] 图1A和图1B分别示出根据一些实施例的两位传输门的原理图和布局。

[0024] 图2A和图2B分别示出根据一些实施例的四位传输门的原理图和布局。

[0025] 图3A和图3B分别示出根据一些实施例的时钟控制D触发器的原理图和布局。

[0026] 图4是根据一些实施例的电子设计自动化(EDA)工具的框图。

[0027] 图5是根据一些实施例的计算机的框图。

具体实施方式

[0028] 下面描述电路布局的一些实施例。作为例示，本文描述的用于布局的金属层被指示为金属1、金属2、...、以及金属N。如本文所使用的，“金属1”是布局中最靠近晶体管栅极的布线层，“金属2”是金属1上方的下一布线层，依此类推，其中金属N是距衬底最远的布线层。两个金属层之间的连接被指示为“通孔”。金属1层与晶体管栅极或扩散区之间的连接被指示为“接触件”。

[0029] 在本文描述的电路布局中，为了便于例示，将电路端子和/或信号描述为分配给特定金属层。然而，本领域普通技术人员将理解，在一些实施例中，可以将端子和/或信号分配给除本文所示的金属层之外的特定金属层。特别地，如图1B、图2B和图3B所示的为金属层分配端子和/或信号应该被理解为例示性的而非限制性的。

[0030] 图1A是根据一些实施例的两位传输门100的原理图。两位传输门100的状态由施加到控制端子102和104的控制信号来控制。当两位传输门处于传输状态时，输出数据端子113a、113b分别耦合到输入数据端子111a、111b。当两位传输门100处于断开状态时，输出数据端子113a、113b与输入端子111a、111b断开，并且被置于高阻抗状态。

[0031] 在图1A的示例中，两位传输门100包括共用在控制端子102和104处提供的相同控制信号的两个一位传输门150和160。传输门150包括n型FET 110和p型FET 120。在传输门150中，FET 110和FET120的一对扩散端子114和124(例如，源极)分别耦合在一起。FET110和FET 120的另一对扩散端子116和126(例如，漏极)也分别耦合在一起。在传输门160中，FET
130和FET 140的一对扩散端子134和144(例如，源极)分别耦合在一起。FET 130和FET 140的另一对扩散端子136和146(例如，漏极)也分别耦合在一起。

[0032] FET 110和FET 140的栅极端子耦合到控制端子102。FET 120和FET 130的栅极端子耦合到控制端子104。控制端子102和控制端子104处的信号可以具有互补的逻辑状态(例如，分别为“0”和“1”，或者分别为“1”和“0”)并且配置为控制两位传输门100的状态(例如，输入数据端子(111a、111b)处的位是否传递到相应输出数据端子(113a、113b))。

[0033] 在一些实施例中，控制端子102和104处的信号可以从公共信号导出。例如，控制端子102/104中的一个可以通过非反相路径(例如，不通过反相器或通过偶数个反相器)耦合到公共信号，并且另一控制端子102/104可以通过反相路径(例如，通过奇数个反相器)耦合到公共信号。

[0034] 图1B示出根据一些实施例的两位传输门100的布局。对于两位传输门100的一位传输门150，n型FET 110的栅极112由n型扩散图案178上的多晶硅(“多晶”)图案176形成，其中栅极112将FET110的扩散端子114和116分离。n型扩散图案178可以是例如衬底区域172(例如，硅或氧化物衬底上硅的p型区域)中的(由n型扩散工艺形成的)n型阱。在一些实施例中，n型扩散图案178是衬底区域172的顶部上沿水平方向(X方向)形成的n型扩散带。多晶硅栅极图案176耦合(例如，通过接触件、金属1短截线(stub)以及金属1层与金属2层之间的通孔)到金属线174a(例如，位于金属2层)，金属线174a形成控制端子102的一部分并承载对应的控制信号。

[0035] (一位传输门150的)p型FET 120的栅极122由p型扩散图案184上的多晶硅图案186形成，其中栅极122将FET 120的扩散端子124和126分离。p型扩散图案184可以是例如衬底区域182(例如，硅或氧化物衬底上硅的n型区域)中的(由p型扩散工艺形成的)p型阱。在一些实施例中，p型扩散图案184是衬底区域182的顶部上沿水平方向的p型扩散带。多晶硅栅极图案186耦合(例如，通过接触件、金属1短截线以及金属1层与金属2层之间的通孔)到金属线188a(例如，位于金属2层)，金属线188a形成控制端子104的至少一部分并承载对应的控制信号。

[0036] 在图1B中的传输门150的布局中，FET 110和FET 120的一对扩散端子116和126分别通过连接件180(例如，位于金属1层)耦合。FET 110和FET 120的另一对扩散端子114和124可以通过另一连接件181(例如，位于金属1层)耦合在一起。

[0037] 在两位传输门100的布局的一些实施例中，一位传输门160与一位传输门150放置在相同列中(例如，一位传输门150和一位传输门160在竖直(“Y”)方向上对准)。在图1B的示例中，一位传输门与一位传输门150设置在相同列中，其中在竖直方向上，传输门160在传输门150的下方。

[0038] 在图1B的布局中，(一位传输门160的)p型FET 130的栅极132由p型扩散图案190上的多晶硅图案186形成，其中栅极132将FET 130的扩散端子134和136分离。与p型扩散图案184类似，p型扩散图案190可以是衬底区域182中的p型阱，或者是衬底区域182的顶部上沿水平方向的p型扩散带。如前所述，多晶硅栅极图案186耦合到形成控制端子104的至少一部分的金属线188a，并且还形成一位传输门150的p型FET 120的栅极122。

[0039] 在图1B的布局中，(一位传输门160的)n型FET 140的栅极142由n型扩散图案194上的多晶硅图案196形成，其中栅极142将FET 140的扩散端子144和146分离。与n型扩散图案178类似，n型扩散图案194可以是衬底区域198(例如，硅或氧化物衬底上硅的p型区域)中的n型阱，或者是衬底区域198的顶部上沿水平方向的n型扩散带。多晶硅图案196耦合到金属线174b(例如，位于金属2层)，金属线174b形成控制端子102的一部分并且承载对应的控制信号。

[0040] 在图1B中的传输门160的布局中，FET 130和FET 140的一对扩散端子136和146分别通过连接件192(例如，位于金属1层)耦合。FET 130和FET 140的另一对扩散端子134和144可以通过另一连接件191(例如，位于金属1层)耦合在一起。

[0041] 在一些实施例中，两位传输门100的组件(例如，一位传输门150和160；FET 110、FET 120、FET 130和FET 140；栅极112、122、132和142等)在定制单元中被布置在一列中(例如，竖直列)，使得两位传输门不是通过布置和耦合两个或更多个标准单元形成的。

[0042] 在一些实施例中，两位传输门100的组件(例如，一位传输门150和160；FET 110、FET 120、FET 130和FET 140；栅极112、122、132和142等)被布置在一列中(例如，竖直列)，该列跨包含两位传输门100的IC设计的两行库单元。例如，两位传输门100的一位传输门150可以放置在库单元行106a(例如，水平行)中的单元103a中，并且两位传输门100的一位传输门160可以放置在库单元行106b中的单元103b中，其中两位传输门100的组件布置在跨越库单元行103a和103b的一列中。

[0043] 在一些实施例中，行106a的单元具有相同的高度(例如，图1B中的虚线105a和105b之间沿Y方向的距离)。在一些实施例中，行106b的单元具有相同的高度(例如，图1B中的虚线105b和105c之间沿Y方向的距离)。行106a和106b的高度可以相同或不同。

[0044] 如图1B所示，FET 120和FET 130的栅极端子122和132可以通过竖直的多晶硅图案186耦合到共用的控制端子104(金属线188a)。通过将栅极端子122和132竖直耦合到共用的控制端子104(例如，沿两行的库单元之间的边界放置的控制端子)，该布局的一些实施例与其中并排放置两个一位传输门150和160在相同的库单元行中的常规布局相比而言能够使用更少的集成电路衬底的面积。一位传输门的常规并排布局通常将使用附加的面积来容纳一位传输门的顶部上的用于将其他一位传输门连接到共用控制信号的IC部件(例如，金属线)。

[0045] 在一些实施例中，库单元行106的电源轨和/或接地轨可以在传输门单元103处的至少一个金属层中不连续(“断开”)。在许多包括多行的标准单元的IC设计中，电源轨和/或接地轨(图1B中未示出)例如沿多行的库单元之间的边界(例如，虚线105a、105b、105c)放置并且在两个相邻行的库单元之间共用。这种电源轨和接地轨可以例如使用金属1引线或金属2引线来实现。然而，在图1B的布局的一些实施例中，与控制端子104对应且承载两个一位传输门150和160的共用控制信号的金属2引线188a沿着两个一位传输门之间的行边界105b进行布线，以便于将FET 120和FET 130的栅极(122、132)耦合到共用的控制端子104(例如，通过接触件、金属1短截线以及金属1短截线与金属2线188a之间的通孔)。在将与传输门控制端子对应的金属线沿传输门单元之间的行边界(105b)的一部分进行布线的实施例中，沿其他单元之间的相同行边界布线的任何电源轨和/或接地轨(例如，位于金属1层或金属2层)在传输门单元之间的边界的位置处可以是不连续的(“断开的”)。在一些实施例中，传输门单元的相对侧的单元之间的电源和/或接地耦合可以通过经由不同金属层(例如，金属3)中的金属引线布线电源信号和/或接地信号来维持。

[0046] 在一些实施例中，传输门单元103a和103b包括图1B中未示出的组件。例如，单元103a可以包括一个或多个附加金属线，附加金属线包括但不限于用作电源轨的金属线和/或用作接地轨的金属线。这种金属线能够在任何合适的金属层中实现。在一些实施例中，电源轨和/或接地轨中的一个或多个可以靠近用作传输门100的控制端子的金属线设置。例如，电源轨或接地轨可以沿Y方向设置在金属线174b下方、介于金属线174b和扩散图案194之间、介于扩散图案190和金属线188a之间、介于金属线188a和扩散图案184之间、介于扩散图案178和金属线174a之间，和/或沿Y方向设置在金属线174a上方。

[0047] 如以上参考图1A和图1B所述，两位传输门的两个一位传输门可以放置在一列中，并且一位传输门中的两个相邻FET可以耦合到共用的IC部件(例如，金属线、多晶硅图案等)，该共用的IC部件承载共用控制信号并且在两个一位传输门之间水平地(例如，垂直于列方向)布线(例如，沿着形成一位传输门的两个标准单元之间的行边界)。更一般地，如以下参考图2A和图2B更详细地描述的，N位传输门(N>1)的N个一位传输门可以放置在一列中，并且N位传输门的相邻的一位传输门中的每对相邻的FET能够耦合到共用的IC部件，该IC部件承载共用控制信号并且水平地布线。

[0048] 图2A示出根据一些实施例的四位传输门200的原理图。四位传输门200的状态由施加到控制端子102和104的控制信号来控制。当两位传输门处于传输状态时，输出数据端子113a-113d分别耦合到输入数据端子111a-111d。当四位传输门200处于断开状态时，输出数据端子113a-113d与输入端子111a-111d断开，并且处于高阻抗状态。

[0049] 在图2A的示例中，四位传输门200包括四个一位传输门。作为例示，四位传输门200包括如参考图1A和图1B所述来布置的两个一位传输门150和160以及另外两个一位传输门250和260。每个一位传输门包括并联连接的n型FET和p型FET。

[0050] 在图2A的示例中，四位传输门200中的FET的栅极由控制端子102和104所承载的控制信号控制。控制四位传输门200的四个“位”(四个一位传输门)的状态的这些控制信号可以具有互补的值。一位传输门250的FET 210的栅极端子212耦合到控制端子104。一位传输门260的FET 240的栅极端子242也耦合到控制端子104。

[0051] 可以看出，四位传输门200包括三对FET(FET 220和FET 110、FET 120和FET 130以及FET 140和FET 230)，使得FET对中的两个FET：(1)彼此相邻，(2)是不同(相邻)传输门的一部分，以及(3)共用相同控制信号。特别地，一位传输门250的FET 220的栅极端子222和一位传输门150的FET 110的栅极端子112相邻并且都经耦合以接收由控制端子102承载的共用控制信号。一位传输门150的FET 120的栅极端子122和一位传输门160的FET 130的栅极端子132相邻并且都经耦合以接收由控制端子104承载的共用控制信号。一位传输门260的FET 230的栅极端子232和一位传输门160的FET 140的栅极端子142相邻并且都经耦合以接收由控制端子102承载的共用控制信号。如下面将要讨论的，这些FET对中的每一对都可以密集地布局，从而减小四位传输门的尺寸。

[0052] 图2B示出根据一些实施例的四位传输门200的布局。在图2B的示例中，四位传输门200的一位传输门250、150、160和260放置在相同列中(沿竖直或“Y”方向)。在一些实施例中，列设置在定制单元中，使得四位传输门不是通过布置并耦合两个或更多标准单元而形成的。在一些实施例中，列跨越多行的标准单元(106d、106a、106b、106c)。在一些实施例中，每个行106都在其边界(例如，105e、105a、105b、105c、105d)之间具有相同的高度。在一些实施例中，沿竖直方向在四位传输门200上方或下方存在库单元的附加行(例如，106f、106e)。

[0053] 在一些实施例中，如前所述，(1)彼此相邻、(2)作为不同(相邻)传输门的一部分以及(3)共用相同的控制信号的FET对可以密集布局。这种FET对的示例包括FET 220和FET 110、FET 120和FET 130以及FET 140和FET 230。例如，一位传输门250的FET 220的栅极端子222和一位传输门150的FET 110的栅极端子112都耦合到承载与控制端子102对应的共用控制信号的金属2线174a。在FET 220和FET 110位于不同行的标准单元中的实施例中，水平金属2线174a可以沿分别包含一位传输门250和一位传输门150的单元103d和单元103a之间的边界105a放置。

[0054] 作为另一示例，一位传输门150的FET 120的栅极端子122和一位传输门160的FET 130的栅极端子132都耦合到承载与控制端子104对应的共用控制信号的金属2线188a。在FET 120和FET 130位于不同行的标准单元中的实施例中，水平金属2线188a可以沿分别包含一位传输门150和一位传输门160的单元106a和单元106b之间的边界105b放置。

[0055] 作为又一示例，一位传输门160的FET 140的栅极端子142和一位传输门260的FET 230的栅极端子232都耦合到承载与控制端子102对应的共用控制信号的金属2线174b。在FET 140和FET 230位于不同行的标准单元中的实施例中，水平金属2线174b可以沿分别包含一位传输门160和一位传输门260的单元103b和单元103c之间的边界105c放置。

[0056] 通过将相邻FET的栅极端子从竖直对准的一位传输门竖直耦合到共用的控制端子(例如，沿两行库单元的边界水平放置的控制端子)，图2B的布局的一些实施例能够与四个一位传输门并排放置在相同库单元行中的常规布局相比而言使用集成电路衬底的更少面积。一位传输门的常规并排布局通常将在一位传输门的顶部上使用附加的面积来容纳的用于将FET的栅极耦合到共用控制信号的IC部件(例如，金属线)。

[0057] 图3A和图3B例示包括多位传输门的电路的示例。特别地，图3A示出根据一些实施例的时钟控制的两位D触发器300的原理图。时钟控制的两位D触发器300包括两位传输门100、两位伪(dummy)电路332和两位D锁存器330。在图3A中，两位D触发器具有两个输入数据端子(311x、311y)和两个输出数据端子(312x、312y)。

[0058] 两位传输门100控制在两位D触发器330的数据输入端子313x和313y处写入(锁存)输入数据。在图3A的示例中，两位传输门100包括一位传输门150和160。两位传输门100的状态由施加到控制端子301和303的控制信号来控制。在一些实施例中，施加于两位传输门100的控制端子301和303的控制信号是通常具有互补值的一对差分时钟信号(例如，分别为CLKP和CLKN)。在这样的实施例中，两位传输门100可以在传输状态下工作，从而当差分时钟信号处于第一状态(例如，CLKP表示0位，CLKN表示1位)时，将两位D锁存器的数据输入313耦合到两位D触发器的数据输入311。相反，当差分时钟信号处于第二状态(例如，CLKP为1且CLKN为0)时，两位传输门100可以在高阻抗状态下工作，从而将两位D锁存器的数据输入313保持为其先前的值，而不管施加于两位传输门100的数据输入311的信号如何变化。

[0059] 两位伪电路332用于将两位D锁存器的数据输入(313x、313y)与存储两位触发器内部状态的节点(351x、351y)电断开。例如，如果两位D触发器300使用其中存在与将扩散图案的两个部分在物理上断开相关联的惩罚(penalty)的半导体制造工艺来制造，则这种伪电路可以是有利的。在图3A的示例中，使用两位传输门100来实现两位伪电路332。然而，如能够在图3A看到的那样，伪电路的n型FET和p型FET的栅极端子分别耦合到接地轨302和电源电压轨304。以此方式，伪电路的传输门可以无限期地在高阻抗状态下工作。.

[0060] 在图3A的示例中，两位D锁存器包括两个一位D锁存器350x和350y。每个一位D锁存器350具有差分时钟端子，其耦合到控制端子301和303以接收差分时钟信号(例如，CLKP、CLKN)的分量。每个一位D锁存器350还具有耦合到对应的一位传输门的输出端子的数据输入端子313。本领域普通技术人员将理解每个一位D锁存器如何操作。

[0061] 图3B示出根据一些实施例的时钟控制的两位D触发器300的布局。在图3B中，金属2线301a、301b和301c形成控制端子301的部分并承载对应的控制信号(例如，CLKP)。金属2线303a、303b和303c形成控制端子303的部分并承载对应的控制信号(例如，CLKN)。线302a和线302c是接地轨，并且线304是电源轨。例如，接地轨和电源轨可以利用金属2线进行布线。
其他金属层和/或附加金属层可以用于对接地轨和电源轨进行布线。

[0062] 在图3B的示例中，两位传输门100的一位传输门放置在竖直列中，其中FET 120和FET 130的栅极端子122和132分别耦合到承载对应的共用控制信号(例如，CLKP)的金属线301b。在一些实施例中，列设置在定制单元中，使得两位传输门不是通过耦合相邻行的标准单元中的两个标准单元来形成的。在一些实施例中，列跨越两行的标准单元。在FET 120和FET 130位于不同行的标准单元中的实施例中，水平金属2线301b可以沿分别包含FET 120和FET 130的单元之间的水平边界放置。

[0063] 在一些实施例中，本文描述的多位传输门可以集成到任何合适的设备中，这些设备包括但不限于微处理器、液晶显示器(LCD)面板、发光二极管(LED)显示面板、电视、移动电子设备(例如，膝上型计算机、平板计算机、智能电话、移动电话、智能手表等)、计算机(例如，服务器计算机、台式计算机等)、比特币采矿设备等。

[0064] 电子设计自动化(EDA)工具

[0065] 在一些实施例中，电子设计自动化(EDA)工具可以被配置为有助于设计、仿真、验证和制造包括使用本文描述的技术的传输门的电路。通常，EDA工具用于设计、模拟、验证和/或准备制造电子系统(例如，集成电路、印刷电路板等)。

[0066] 如图4所示，EDA工具400的一些实施例可以包括一个或多个模块，例如，设计模块410、验证模块420和/或制造模块430。设计模块410能够操作以执行一个或多个设计步骤，包括但不限于系统设计步骤、逻辑设计步骤、电路合成步骤、布图规划(floor planning)步骤和/或物理实现步骤。在系统设计步骤中，设计模块410能够(例如，从用户)接收要由系统实现的功能的描述，并且能够执行所描述的功能的硬件-软件架构划分。Synopsys公司的可以用于执行系统设计步骤的EDA软件工具的示例包括Model Architect、Saber、System Studio和产品。

[0067] 在逻辑设计步骤中，设计模块410可以获得系统的高级逻辑描述(例如，按照硬件设计语言(HDL)的系统描述，硬件设计语言包括但不限于Verilog或VHDL)。在一些实施例中，设计模块410基于系统的功能描述生成系统(或其部分)的逻辑描述。在一些实施例中，设计模块410从用户接收系统(或其部分)的逻辑描述。Synopsys公司的可以用于执行逻辑设计步骤的EDA软件工具的示例包括VCS、VERA、 Magellan、Formality、ESP和LEDA产品。

[0068] 在合成步骤中，设计模块410可以将系统的高级逻辑描述转换成电路原理图(circuit schematic)，该电路原理图可以由网表(netlist)或电路组件及电路组件之间的连接的任何其他合适的描述来表示。在一些实施例中，该合成步骤可以包括选择一个或多个标准单元以实现在电路的高级逻辑描述中指定的逻辑功能。在一些实施例中，可以针对特定IC技术(例如，将用于实现系统的IC技术)定制原理图。Synopsys公司的可以用于执行合成步骤的EDA软件工具的示例包括 Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和产品。

[0069] 在布图规划步骤中，设计模块410可以生成将实现系统或其部分的IC的布图规划。Synopsys公司的可以用于执行布图规划步骤的EDA工具的示例包括Astro和Custom Designer产品。

[0070] 在物理实现步骤中，设计模块410可以生成系统的物理实现的表示(例如，系统的组件在IC上的物理布局)。生成系统物理实现的表示可以包括“放置”电路的组件(确定电路的组件在IC上的位置)和对电路的连接进行布线(确定将电路组件耦合的电导体在IC上的位置)。在一些实施例中，物理实现步骤可以包括选择一个或多个标准单元以实现电路原理图中包括的电路组件。Synopsys公司的可以用于执行物理实现步骤的EDA工具的示例包括Astro、IC Compiler和Custom Designer产品。

[0071] 返回到图4，验证模块420可以执行一个或多个验证步骤，包括但不限于模拟步骤、功能验证步骤、原理图验证(例如，网表验证)步骤、晶体管级验证步骤、布图规划验证步骤和/或物理验证步骤。在模拟步骤中，验证模块420可以模拟系统表示(例如，高级逻辑描述、电路原理图、布图规划或系统布局)的操作。

[0072] 在功能验证步骤中，验证模块420可以检查系统的高级逻辑描述以得到功能准确性。例如，验证模块420可以模拟电路的高级逻辑描述响应于特定输入的操作，以确定电路的逻辑描述是否响应于输入而产生正确的输出。Synopsys公司的可以在功能验证步骤中使用的EDA工具的示例包括VCS、VERA、 Magellan、Formality、ESP和LEDA产品。

[0073] 在原理图验证步骤中，验证模块420可以检查系统原理图(例如，系统网表)是否符合适用的时序约束(timing constraints)并且是否与电路的高级逻辑描述对应。Synopsys公司的可以在验证步骤中使用的示例EDA工具包括Formality、PrimeTime和VCS产品。

[0074] 在晶体管级验证步骤中，验证模块420可以检查系统的晶体管级表示是否符合适用的时序约束并且是否与电路的高级逻辑描述对应。Synopsys公司的可以在晶体管级验证步骤中使用的EDA工具的示例包括AstroRail、PrimeRail、PrimeTime和Star-RCXT产品。

[0075] 在布图规划验证步骤中，验证模块420可以检查系统的布图规划是否符合适用的约束(例如，时序、顶层布线(top-level routing)等)。

[0076] 在物理验证步骤中，验证模块420可以检查系统的物理实现的表示(例如，系统组件在IC上的物理布局)是否符合制造约束、电约束、光刻约束和/或原理图约束。Synopsys公司的Hercules产品是可以在物理验证步骤中使用的EDA工具的示例。

[0077] 返回到图4，制造模块430可以执行一个或多个步骤以准备制造系统，这些步骤包括但不限于流片(tape-out)步骤和/或分辨率增强步骤。在流片步骤中，制造模块430可以生成(例如，在应用光刻增强之后)将要使用的流片数据，以产生用于IC的光刻制造的掩模，这些IC实现该系统。Synopsys公司的可以在流片步骤中使用的EDA工具的示例包括IC Compiler和Custom Designer系列工具。

[0078] 在分辨率增强步骤中，制造模块430可以执行系统的物理布局的几何操纵，以提高IC的可制造性。Synopsys公司的可以在该分辨率增强步骤中使用的EDA软件产品的示例包括Proteus、ProteusAF和PSMGen工具。

[0079] EDA工具能够以任何合适的次序执行包括上述设计、验证和/或制造步骤的一个或多个(例如，所有)的EDA方法。在一些实施例中，可以迭代地执行设计、验证和/或制造步骤中的一个或多个(例如，直到工具确定系统满足特定约束和/或通过特定测试)。

[0080] 在一些实施例中，一个或多个EDA工具可以操作以设计、验证和/或制造包括多位传输门的电路。例如，EDA工具可以用于合成包括一个或多个多位传输门的电路的原理图(例如，基于电路或其部分的逻辑描述)。替代地，用户可以向EDA工具提供包括一个或多个多位传输门的电路的原理图。基于原理图(或电路的任何其他合适的表示)，EDA工具可以生成电路的物理实现的表示(例如，电路的组件在IC上的物理布局)。

[0081] 在电路的物理布局中，多位传输门可以包括设置在一列中的多个一位传输门(例如，以图1B和图2B中例示的方式)。在一些实施例中，列设置在定制单元中，使得多位传输门不是通过布置并耦合两个或更多个标准单元而形成的。在一些实施例中，列跨越多行的标准单元。在一些实施例中，多位传输门包括一对或多对FET，使得FET对(1)中的两个FET：(1)彼此相邻，(2)是不同传输门的一部分，以及(3)共用相同的控制信号。在一些实施例中，这种FET对中的两个FET的栅极(例如，通过多晶硅图案)竖直耦合到承载共用控制信号的金属线。

[0082] 作为另一示例，EDA工具可以生成适合于制造电路(包括多位传输门)的物理实现的光刻掩模。在一些实施例中，这些光刻掩模可以与一种或多种工艺技术一起使用以制造出实现电路的IC。

[0083] 一些实施例的进一步描述

[0084] EDA工具400(或其一个或多个模块，或由EDA工具400或其一个或多个模块执行的一个或多个方法、步骤或操作)的一些实施例可以在数字电子电路中实现，或者在包括本文公开的结构及其结构等同物的计算机软件、固件和/或硬件中实现，或者在它们中的一个或多个的组合中实现。本公开中描述的主题的实施方式可以实现为编码在计算机存储介质上以用于由数据处理装置执行或控制数据处理装置的操作的一个或多个计算机程序，即计算机程序指令的一个或多个模块。

[0085] 替代地或附加地，程序指令可以在人工生成的传播信号(例如，机器生成的电、光或电磁信号)上编码，传播信号被生成以对信息进行编码以便发送到合适的接收器装置，从而由数据处理装置执行。计算机存储介质可以是或包括于计算机可读存储设备、计算机可读存储基板、随机或串行存取存储器阵列或设备，或者它们中的一个或多个的组合。此外，虽然计算机存储介质不是传播信号，但是计算机存储介质可以是以人工生成的传播信号进行编码的计算机程序指令的源或目的地。计算机存储介质也可以是或包括于一个或多个分离的物理组件或介质(例如，多个CD、磁盘或其他存储设备)。

[0086] 本公开中描述的方法、步骤和工具的一些实施例可以被实现为由数据处理装置对存储在一个或多个计算机可读存储设备上或从其他源接收的数据执行的操作。

[0087] 术语“数据处理装置”包括用于处理数据的所有类型的装置、设备和机器，作为示例包括可编程处理器、计算机、片上系统或前述多个对象或其组合。装置可以包括专用逻辑电路，例如FPGA(现场可编程门阵列)或ASIC(专用集成电路)。除了硬件之外，装置还可以包括为所讨论的计算机程序创建执行环境的代码，例如，构成处理器固件、协议栈、数据库管理系统、操作系统、跨平台运行时环境、虚拟机或它们中一个或多个的组合的代码。装置和执行环境可以实现各种不同的计算模型基础结构(infrastructure)，例如web服务、分布式计算和网格(grid)计算基础结构。

[0088] 计算机程序(也称为程序、软件、软件应用、脚本或代码)可以用任何形式的编程语言(包括编译或解译语言、声明或过程语言)编写，并且它可以被部署为任何形式，包括作为独立程序或作为模块、组件、子例程、对象或适用于计算环境的其他单元。计算机程序可以但不必对应于文件系统中的文件。程序可以存储在文件的一部分中，该文件保存其他程序或数据(例如，一个或多个脚本存储在标记语言资源中)，存储在专用于所讨论的程序的单个文件中，或者存储在多个协调文件中(例如，存储一个或多个模块、子程序或代码部分的文件)。可以部署计算机程序以在一个计算机上或在位于一个站点上或分布在多个站点上并通过通信网络互连的多个计算机上执行。

[0089] 本公开中描述的处理和逻辑流程的一些实施例可以由执行一个或多个计算机程序的一个或多个可编程处理器执行以通过对输入数据进行操作且产生输出来执行动作。本文描述的处理和逻辑流程的一些实施例可以由本文描述的装置执行，并且本文描述的装置的一些实施例可以实现为专用逻辑电路，例如FPGA(现场可编程门阵列)或ASIC(专用集成电路)。

[0090] 作为示例，适合于执行计算机程序的处理器包括通用微处理器和专用微处理器以及任何类型的数字计算机的任何一个或多个处理器。通常，处理器将从只读存储器或随机存取存储器或两者接收指令和数据。

[0091] 图5示出计算机500的框图。计算机500的元件包括用于根据指令执行动作的一个或多个处理器502以及用于存储指令和数据的一个或多个存储器设备504。在一些实施例中，计算机500执行EDA工具400。EDA工具400的不同版本可以被存储、分布或安装。某些版本的软件可以仅实现本文描述的方法的一些实施例。

[0092] 通常，计算机500还将包括或可操作地耦合以从一个或多个大容量存储设备接收数据或将数据发送到一个或多个大容量存储设备或两者，大容量存储设备用于存储数据，例如是磁盘、磁光盘或光盘。然而，计算机不需要具有这样的设备。此外，计算机可以嵌入另一设备中，例如移动电话、个人数字助理(PDA)、移动音频或视频播放器、游戏控制台、全球定位系统(GPS)接收器或便携式存储设备(例如，通用串行总线(USB)闪存驱动器)，这些仅为示例。适用于存储计算机程序指令和数据的设备包括所有形式的非易失性存储器、介质和存储器设备，作为示例包括：半导体存储器设备，例如EPROM、EEPROM和闪存设备；磁盘，例如内部硬盘或可移动磁盘；磁光盘；以及CD ROM和DVD-ROM磁盘。处理器和存储器可以由专用逻辑电路补充或并入专用逻辑电路中。

[0093] 为了提供与用户的交互，可以在具有用于向用户显示信息的显示设备(例如，CRT(阴极射线管)或LCD(液晶显示器)监视器)以及用户可以向计算机提供输入所借助的键盘和指针设备(例如，鼠标或跟踪球)的计算机上实现本公开中描述的主题的实施方式。其他种类的设备也可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的感觉反馈，例如视觉反馈、听觉反馈或触觉反馈；并且可以以任何形式接收来自用户的输入，包括声学、语音或触觉输入。另外，计算机可以通过向用户使用的设备发送资源和从用户使用的设备接收资源来与用户交互；例如，通过响应于从web浏览器接收的请求将网页发送到用户的客户端设备上的web浏览器。

[0094] 一些实施例可以在包括后端组件(例如，作为数据服务器)，或者包括中间件组件(例如，应用服务器)，或者包括前端组件(例如，具有用户与本公开中描述的主题的实施方式交互所借助的图形用户界面或Web浏览器的客户端计算机)，或者一个或多个这样的后端组件、中间件组件或前端组件的任何组合的计算系统中实现。系统的组件可以通过数字数据通信的任何形式或介质互连，例如通信网络。通信网络的示例包括局域网(“LAN”)和广域网(“WAN”)、网络间(例如，互联网)和对等(peer-to-peer)网络(例如，ad hoc对等网络)。

[0095] 计算机系统可以包括客户端和服务器。客户端和服务器通常彼此距离远，且通常通过通信网络进行交互。客户端和服务器的关系通过在相应的计算机上运行并彼此具有客户端-服务器关系的计算机程序而产生。在一些实施方式中，服务器将数据(例如，HTML页面)发送到客户端设备(例如，用于向与客户端设备交互的用户显示数据和从其接收用户输入的目的)。可以在服务器处从客户端设备接收在客户端设备处生成的数据(例如，用户交互的结果)。

[0096] 一个或多个计算机的系统可以被配置为通过在系统上安装软件、固件、硬件或它们的组合来执行特定操作或动作，其中该软件、固件、硬件或其组合在操作中使得系统执行动作。一个或多个计算机程序可以被配置为通过包括当由数据处理装置执行时使装置执行动作的指令来执行特定操作或动作。

[0097] 虽然本公开包含许多具体实施方式细节，但是这些不应被解释为对任何发明或可能要求保护的内容的范围的限制，而是作为特定于特定发明的特定实施方式的特征的描述。在分离的实施方式的背景下在本公开中描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的背景下描述的各种特征也可以在多个实施方式中单独地或以任何合适的子组合的方式实现。此外，尽管以上可以将特征描述为以某些组合起作用，并且甚至最初如此要求，但是，来自所要求保护的组合中的一个或多个特征可以在一些情况下从组合中去除，并且所要求保护的组合可以针对子组合或子组合的变化。

[0098] 类似地，虽然操作可以按照特定次序在本公开中描述或者在附图中描绘，但是这不应该理解为要求按照示出的特定次序或按照顺序执行这些操作或执行例示的全部操作，来获得期望的结果。在某些情况下，多任务处理和并行处理可以是有利的。

[0099] 此外，上文描述的实施方式中的各个系统组件的分离不应理解为在所有实施方式中均要求这样的分离，而应该理解为所描述的程序组件和系统通常可以一起集成到单个软件产品中或封装在多个软件产品内。

[0100] 因此，已经描述了主题的特定实施方式。其他实施方式在所附权利要求的范围内。在一些情况下，权利要求中记载的动作可以按照不同的次序执行并且仍然实现期望的结果。另外，附图中描绘的处理不一定要求所示的特定次序或顺序来实现期望的结果。在某些实施方式中，多任务处理和并行处理可以是有利的。

[0101] 术语

[0102] 本文所用的措辞和术语是出于描述的目的，而不应被视为限制。

[0103] 词语“约”或“基本上”、短语“约等于”或“基本上等于”以及在说明书和在权利要求中使用的其他类似短语(例如，“X具有约为Y的值”或“X约等于Y”)应该被理解为意味着一个值(X)在另一个值(Y)的预定范围内。除非另有说明，否则预定范围可以是正或负20％、10％、5％、3％、1％、0.1％或小于0.1％。

[0104] 除非明确相反地指出，否则如在说明书和在权利要求书中使用的不定冠词“一”和“一个”应理解为意指“至少一个”。如在说明书和在权利要求书中使用的短语“和/或”，应当被理解为意指如此结合的元素中的“一个或两个”，即在某些情况下结合存在并且在其他情况下分离存在的元素。用“和/或”列出的多个元素应以相同的方式解释，即，如此结合的“一个或多个”元素。除了由“和/或”句子具体标识的元素之外，可以可选地存在其他元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，当与诸如“包括”之类的开放式语言结合使用时，对“A和/或B”的引用可以：在一个实施例中，仅指代A(可选地包括除B以外的元素)；在另一个实施例中，仅指代B(可选地包括除A以外的元素)；在又一个实施例中，指代A和B两者(可选地包括其他元素)；等等。

[0105] 如在说明书和在权利要求书中使用的，“或”应该被理解为具有与如上所定义的“和/或”相同的含义。例如，当分离列表中的项目时，“或”或“和/或”应该被解释为包括性的，即，包括至少一个，但也包括多个元素或元素列表中的一个以上，并且可选地包括附加的未列出项目。只有明确相反指示的词语，诸如“只有一个”或“恰好一个”，或者在权利要求中使用时的“由...组成”，将指代包括多个元素或元素列表中的恰好一个元素。通常，使用的词语“或”仅当之前是排他性术语(诸如“(两者之中)任一个”、“其中之一”、“仅其中之一”或“恰好其中之一”)时，才应该被解释为指示排他性替代(即，“一个或另一个，但不是两者”)。当在权利要求中使用时，“基本上由...组成”应当具有其在专利法领域中使用的普通含义。

[0106] 如在说明书和在权利要求书中所使用的，关于一个或多个元素的列表，短语“至少一个”应该被理解为意指选自元素列表中的任何一个或多个元素的至少一个元素，但不一定包括元素列表中具体列出的每个元素中的至少一个元素，并且不排除元素列表中元素的任何组合。该定义还允许除了在短语“至少一个”所指的元素列表内具体标识的元素之外，可选地存在元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，“A和B中的至少一个”(或等同地，“A或B中的至少一个”，或等同地“A和/或B中的至少一个”)可以在一个实施例中指至少一个A，可选地包括一个以上A，不存在B(并且可选地包括除B之外的元素)；在另一个实施例中指至少一个B，可选地包括一个以上B，不存在A(并且可选地包括除A之外的元素)；在又一个实施例中指至少一个A，可选地包括一个以上A，以及至少一个B，可选地包括一个以上B(并且可选地包括其他元素)；等等。

[0107] “包括”、“包含”、“具有”、“含有”、“涉及”及其变体的使用意指涵盖其后列出的项目和附加项目。

[0108] 在权利要求中使用诸如“第一”、“第二”、“第三”等的序数术语来修饰权利要求元素本身并不意味着一个权利要求元素相对于另一个权利要求元素的优先级、优先或次序、或者执行方法的动作的时间次序。序数术语仅用作标记以区分具有特定名称的一个权利要求元素与具有相同名称(但是使用序数词)的另一元素，以区分权利要求元素。

[0109] 等同说明

[0110] 已经如此描述了本发明的至少一个实施例的若干方面，应当理解，本领域技术人员将容易想到各种改变、修改和改进。这些改变、修改和改进旨在成为本公开的一部分，并且旨在落入本发明的精神和范围内。因此，前面的描述和附图仅作为示例。

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