专利汇可以提供Register file circuit with p-type evaluation专利检索,专利查询,专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a new register file (RF) implementation.
SOLUTION: Instead of using a precharged High mode for one or more of its evaluation nodes, it employs an evaluation node that is discharged (Low) prior to evaluation, and enters evaluation in a discharged state. In some embodiments, with such "normally Low level" evaluation nodes, it uses pull-up stack devices, rather than pull-down devices, to charge the evaluate node during an evaluate phase if the logic so dictates.
COPYRIGHT: (C)2010,JPO&INPIT,下面是Register file circuit with p-type evaluation专利的具体信息内容。
本発明は、P型評価を有するレジスタ・ファイル回路に関する。
ダイナミック・レジスタ・ファイル(RF)は、例えば、マイクロプロセッサ内で、データのアレイを格納しかつ読み取るために、一般的に使用される。 それらは、特に、処理能力が重視される領域において有用である。 RFからのデータの読み取りは、典型的には、例えば広く知られたダイナミック・マルチプレクサまたはNOR回路を用いた動的な選択および評価を使用して実行され、従って、電力の動的変動と同様に漏れ電流がRF回路の全消費電力において重要な役割を果たす。 従って、改善されたアプローチが望まれるであろう。
本発明の実施例は、制限目的ではなく例示目的のために示され、添付図面の図中における類似の参照番号は類似の要素を参照する。
図1に関し、従来のRFカラム(本例では64ビットのカラム)が示される。 (理解を単純かつ容易にするために、単一の64ビットのRFカラムが示されるが、多くのアプリケーションでは、このようなカラムが複数、例えば、1つのRFアレイ構成内に32カラムあり、その結果、32個の64ビットのレジスタまたはRFワードになる。図示されたRFは、8つのグループ102から組織され、各グループは8個のセル・スタックを有し、したがって、64ビットのカラムのために64個のセル・スタックを形成する。
リード・ワード・ライン(RdWl)は、ワード・ラインがアサート(真の宣言)されたときにセル・スタックを評価する(または「読み取る」)ために、各セル・スタックに提供される。 各ワード・ライン(RdWl)は、デコーダ・ドライバによって駆動され、典型的には、NANDゲートで形成され、その後に、必要なアクティブな高入力ラインを達成するためのインバータが続く(いずれの装置もここには図示されない)。 したがって、このような構成によって、1本のワード・ラインが同時に(例えば、リード・サイクル毎に)アサートされる。 セル・スタック・グループ102のそれぞれは、グループ内で共有されるセル・スタックから選択されたセル・スタックを評価するために、共通のローカル・ビット・ライン(LBL)を共有する。 ローカル・ビット・ラインは、高レベルにプリチャージされ、そして、読み取られるべきセルに格納された論理値に依存して、そのビット・ラインは、評価に基づいて高レベルを維持するか、あるいは、低レベルまでディスチャージする。
8本のローカル・ビット・ラインを4本のプリ・グローバル・ビット・ライン(PGBL)に結合するための4個のゲート104(ここではNANDゲート)がある。 この配列において、ゲート104のそれぞれは、2本のローカル・ビット・ラインを受け取り、その2本のローカル・ビット・ラインを評価するためにプリ・グローバル・ビット・ラインを出力する。 したがって、4本のPGBLラインは、64のセル・スタックのカラムを表す。 それらのそれぞれは、ダイナミックNORゲート106内に送られ、さらに、ダイナミックNORゲート106はグローバル・ビット・ライン(GBL)出力を有し、出力駆動インバータ108内に送られる。 ダイナミックNORゲート106は、GBLプリチャージ・クロック信号(GBL PCH Clk)によって、クロック(プリチャージ/評価)され、ローカル・ビット・ラインの評価に応じてセットアップする機会をPGBL入力に与えるために、LBLプリチャージ・クロックに対して遅延してもよい。 ダイナミックNORゲート106からのグローバル・ビット・ライン(GBL)の出力は、反転ドライバ108を通って反転および駆動され、そして、カラム内の選択されたセルに対する値の読取りを出力する出力(READOUT)として提供される。
図2は、セル・スタック・グループ102に対する従来の回路を示す。 回路は8個のセルを有し、それぞれが、メモリ・セル201、N型セル・トランジスタ(N C )、およびローカル・ビット・ライン(それは、このダイナミック・ゲートのための評価または状態ノードである)に結合されたN型スタック・トランジスタ(N S )から形成される。 さらに、図示されるように、回路は、P型プリチャージ・トランジスタ(PClk)、ならびに、P型プリチャージ・トランジスタおよびインバータから形成されたキーパ回路202を有する。 RdWl信号は、ローカル・ビット・ライン(LBL)と、関連するセル・トランジスタ(N C )との間に配置されたスタック・トランジスタ(N S )のゲートに結合される。 プリチャージ・フェーズ中は、全てのワード・ライン(RdWl)信号は非アサート(de−asserted)(低レベル)であり、それによって、スタック・トランジスタ(N S )がオフになり、そして、ローカル・ビット・ライン・クロック(LBL PCH Clk)を経由してプリチャージ・トランジスタ(P Clk )がアサートされ、ローカル・ビット・ライン(LBL)が高レベルにチャージされる。 続いて生じる評価フェーズ中に、プリチャージ・トランジスタはオフになり、セル・スタックの1つが読み取られたときに、そのワード・ライン(RdWl)がアサートされる(高レベルになる)。 これによって、ローカル・ビット・ラインは、そのセル・トランジスタ(N C )を通ってその関連するメモリ・セルに結合される。 このように、そのメモリ・セルに格納された状態に依存して、セル・トランジスタは、オンになり、それによってスタック・トランジスタを通ってローカル・ビット・ラインを「プルダウン」するか、あるいは、ローカル・ビット・ラインを高レベルに維持する。 周知のように、キーパ回路202は、高レベルに評価すると仮定する場合、すなわち、選択されたメモリ・セルがその関連するセル・トランジスタ(N C )に低レベルを適用する場合には、LBLを高レベルに維持する役割を果たす。
図3は、図1のRFカラムに対する従来のダイナミックNOR回路106を示す。 それは、図示されるように、4個のプルダウン・スタック・トランジスタN S 、プリチャージ・トランジスタP Clk 、およびキーパ回路202を有し、それらの全てが、グローバル・ビット・ライン(GBL)としての役割を果たす評価ノードに結合される。 スタック・トランジスタのそれぞれは、プリチャージ・グローバル・ビット・ライン(PGBL)信号の1つを受け取り、そのPGBL信号がアサートされた(高レベルである)場合、ゲートが評価するとき、すなわち、P Clkがオフにされた後に、GBLノードをプルダウンするために機能する。
図4〜図6に関し、ここでは新規のRF(レジスタ・ファイル)の実施例が示される。 その評価ノードの1またはそれ以上のためにプリチャージされた高レベルのノードを使用する代わりに、それは、評価の前にディスチャージ(低レベルに)された評価ノードを使用し、ディスチャージ状態で評価に入る。 いくつかの実施例では、そのような「常時低レベル」の評価ノードを用いて、それは、プルダウン装置ではなくプルアップ・スタック装置を使用して、論理がそのように命じる場合には、評価フェーズ中に評価ノードをチャージする。
図4に関し、いくつかの実施例に従って、ディスチャージされた事前評価を有するRFカラム(本例では64ビット)が示される。 それは、評価される前にディスチャージするLBLラインを具備するセル・スタック・グループ402を有する。 LBLラインは、NORゲート404に送られる。 NORゲートは、4本のPGBLラインを提供し、次に、ダイナミックNANDゲート406に送られる。 図示された実施例では、ダイナミックNANDゲート406は、LBLラインと同様に、評価の前にディスチャージ(低レベルに)されるグローバル・ビット・ライン(GBL)を出力する。 (これはすべての実施例について必要ではなく、例えば、従来の実施例のように、GBLはプリチャージされてもよく、あるいは、それは静的または一部静的ロジックを用いて実施されてもよい。)GBLラインは、反転出力ドライバ108に送られ、その出力でREADOUT信号が提供される。
図1〜図3の従来の回路に関して、信号極性の変更のために、例えば、RdWlドライバ(図示せず)はアクティブが低レベルとなるべきであり、従って、使用されるドライバはNANDゲートに単純化され、通常含まれるインバータを省くことができる。
図5は、いくつかの実施例に従って、図4の回路402を実施するための回路を示す。 その評価ノード(LBL)は、事前評価フェーズ中にディスチャージ・トランジスタ(N Clk )によって低レベルにディスチャージされ、次に、それが選択された場合(すなわち、そのRdWl入力が低レベルをアサートする場合)は、プルアップ・スタック・トランジスタ(P S )の1つによってチャージ(高レベルに)され、そして、そのメモリ・セルが低レベルを格納し、それによって、そのセル・トランジスタ(P C )がオンになる。 したがって、この実施例では、PMOS装置は、読み取り動作(評価フェーズ)中に動的(評価)ノードをチャージするために使用される。 一方、NMOS装置は、評価の前に、評価ノード、LBLおよびGBLを(プリチャージする代わりに)ディスチャージするために使用される。
図6は、いくつかの実施例に従って、ダイナミックNANDゲート406に適したNANDゲートを示す。 メモリ・スタック・グループ402のためのLBL評価ノードと同様に、そのGBL評価ノードは、評価フェーズに先立ってディスチャージされる。 評価中に、選択されたメモリ・スタックの状態に依存して、それは低レベルで維持されるか、あるいはP型スタック装置(P S )を通ってプルアップされる。 (スタック・セル・グループおよびダイナミック・ゲート(ここではNANDゲート)の両方のためのスタック・トランジスタ(P S )は、大きさおよび動作特性が同一であってもなくてもよく、それは設計上の関心事および構成に依存することに注意すべきである。)
常時低レベルのプルアップ評価ノードを使用することに関して、いくつかの利点がある。 例えば、アドレス入力信号をデコードするために必要とされるステージの数を減らすことが可能であり、例えば、ANDゲートの代わりにNANDゲートを使用することができる。 これによって、全読み出し遅延から1ステージの遅延が効果的に削減されるので、一般にNMOS装置よりも遅いPMOSスタック装置を使用することによって増加した遅延を補償することができる。
また、プルアップ・スタック内のPMOS装置を使用することによって、NMOS設計に比べてセル・スタック領域をより最適化することができ、その結果、同様のセル・スタック・サイズに対するアレイ領域密度が改善される。
加えて、シミュレーションの結果、(例えば、PMOSベースのスタック回路アーキテクチャで)常時低レベルの評価ノードを使用した結果、漏れ電力が(例えば、約25%)低減され、そして、同じレイアウト領域に対して読み出し遅延が増加するとはいえ、雑音耐性を改善することができることが示された。
図7に関し、コンピュータ・プラットフォーム(例えば、モバイル・パーソナルコンピュータ、PDA、携帯電話、または同種のようなコンピューティング・システム)の部分の一例が示される。 提示された部分は、1またはそれ以上のプロセッサ702、インタフェース制御機能704、メモリ706、ワイヤレス・ネットワーク・インタフェース708、およびアンテナ709を含む。 プロセッサ702は、制御機能704を通して、メモリ706およびワイヤレス・ネットワーク・インタフェース708に結合される。 プロセッサは、ここで記述された実施例による常時低レベルのプルアップ評価ノードを有するレジスタ・ファイル703を含む。 制御機能は、様々なインタフェース制御機能(例えば、メモリ制御、グラフィックス制御、I/Oインタフェース制御等)を実行するための1またはそれ以上の回路ブロックを含む。 これらの回路は、1またはそれ以上の別個のチップ上に実装されてもよく、および/または、プロセッサ702内で一部または全部に実装されてもよい。
メモリ706は、追加のランダム・アクセス・メモリをプロセッサ702に供給するための1またはそれ以上のメモリ・ブロックを含む。 それは、ダイナミック・ランダム・アクセス・メモリ、スタティック・ランダム・アクセス・メモリ、フラッシュ・メモリ、または同種のものを含む任意の適切なメモリを用いて実施されるが、これらに制限されることはない。 ワイヤレス・ネットワーク・インタフェース708は、プロセッサ702をワイヤレス・ローカル・エリア・ネットワークまたはセルラ・ネットワークのようなワイヤレス・ネットワーク(図示せず)にワイヤレスで結合するために、アンテナ709に結合される。
コンピュータ・プラットフォームは、様々な異なるコンピューティング装置またはコンピューティング能力を有する他の機器を実装する。 このような装置には、ラップトップ・コンピュータ、ノート型コンピュータ、携帯情報端末装置(PDA)、携帯電話、オーディオおよび/またはビデオ・メディア・プレーヤ、および同種のものが含まれるが、これらに制限されることはない。 それは、1またはそれ以上の完全なコンピューティング・システムを構成することができ、あるいは、それはコンピューティング・システム内で有用な1またはそれ以上のコンポーネントで構成することができる。
以上の記述において、多くの特定の詳細事項が記述された。 しかしながら、本発明の実施例は、これらの特定の詳細事項がなくても実行可能であることがわかる。 その他、周知の回路、構造、および技術については、記述についての理解を不明瞭にしないために、詳細に記述されない場合がある。 「一実施例」、「ある実施例」、「実施例」、「様々な実施例」などに関し、そのように記述された本発明の実施例は、特定の形状、構造または特性を含むことを示すが、必ずしも全ての実施例が特定の形状、構造あるいは特性を含むとは限らないことに留意すべきである。 さらに、いくつかの実施例は、他の実施例について記述された特徴のうちのいくつか、または全部を有する場合もあるし、有しない場合もある。
以上の記述および以下の請求項において、次の用語は以下のように解釈されるべきである。 すなわち、「結合された」および「接続された」という用語が、それらの派生語と共に使用される場合がある。 これらの用語は、互いに同義語であると解釈すべきではない。 むしろ、特定の実施例では、「接続された」は、2またはそれ以上の要素が相互に直接に物理的電気的に接触していることを示すために使用される。 「結合された」は、2またはそれ以上の要素が、相互に協働または対話することを示すために使用されるが、それらは直接に物理的電気的に接触している場合もあり、していない場合もある。
「P型トランジスタ」または「PMOSトランジスタ」という用語は、P型の金属酸化物半導体電界効果トランジスタを意味する。 同様に、「N型トランジスタ」または「NMOSトランジスタ」とは、N型の金属酸化物半導体電界効果トランジスタを意味する。 「MOSトランジスタ」、「NMOSトランジスタ」、または「PMOSトランジスタ」という用語が使用される場合、それらの使用上の特性が明示または明記されない限り、それらは常に典型的な方法で使用される。 それらは、例えば、異なるVT、材料タイプ、絶縁体の厚さ、ゲート構成等を有する装置を含む異なる種類のMOS装置を包含する。 さらに、特にMOSまたは同種のものであると言及しない限り、「トランジスタ」という用語は、例えば、接合電界効果トランジスタ、バイポーラ接合トランジスタ、金属半導体FET、および様々なタイプの3次元トランジスタのほか、今日知られている、あるいは、まだ開発されていない、他の適切なタイプのトランジスタを含む。
本発明は、記述された実施例に制限されず、添付された請求項の精神および範囲内で修正および変更して実行することができる。 例えば、本発明は、全てのタイプの半導体集積回路(「IC」)チップを用いた使用に適用可能であると理解されるべきである。 これらのICチップの例としては、プロセッサ、制御装置、チップセット・コンポーネント、プログラマブル・ロジック・アレイ(PLA)、メモリ・チップ、ネットワーク・チップ、および同種のものを含むが、これに制限されることはない。
さらに、いくつかの図面において、信号導線が線で表わされていることがわかる。 それらのいくつかは、より多くの構成している信号パスを示すためにより太く描かれる場合があり、また、構成する信号パスの数を示すために数字ラベルを有する場合があり、および/または、主要な情報が流れる方向を示すために、1またはそれ以上の終端に矢印を有する場合がある。 しかしながら、これらは制限目的であると解釈すべきではない。 より正確に言えば、そのような追加の詳細事項は、回路についてより理解しやすくするために、1またはそれ以上の典型的な実施例に関して使用される場合がある。 図示されたあらゆる信号線は、追加情報を有するかどうかにかかわらず、実際に多方向に送られる1またはそれ以上の信号を含んでもよく、また、例えば、異なる組合せで実行されるデジタルまたはアナログ回線、光ファイバ回線、および/または単一終端回線のようなあらゆる適切なタイプの信号スキームで実行されてもよい。
例示的にサイズ/モデル/値/範囲が付与されているが、本発明は、それらに制限されないと理解すべきである。 時間とともに生産技術(例えば、フォトリソグラフィ)が成熟するにつれて、より小型の装置の製造が可能となることが予想される。 また、ICチップおよび他のコンポーネントへの周知の電力/接地接続は、図面および明細書を単純化し、かつ、本発明を不明瞭にしないために、図中に示される場合もあり、示されない場合もある。 さらに、配列は、本発明を不明瞭にしないために、ブロック図の形で示される場合があり、また、そのようなブロック図に示される配列を実施する際の詳細事項は、本発明が実施されるプラットフォームに高度に依存するという事実を考慮して、すなわち、そのような詳細事項は、当業者にとっては周知である。 本発明の実施例について説明するために特定の詳細事項(例えば、回路)について記述される場合であっても、これらの特定の詳細事項の有無にかかわらず本発明が実施可能であることは、当業者には明白であろう。 したがって、本記述は、制限目的ではなく例示目的であると理解されるべきである。
102,402 セル・スタック・グループ104 ゲート106 ダイナミックNORゲート108 反転出力ドライバ201 メモリ・セル202 キーパ回路404 NORゲート406 ダイナミックNANDゲート702 プロセッサ704 制御機能706 メモリ708 ワイヤレス・ネットワーク・インタフェース
标题 | 发布/更新时间 | 阅读量 |
---|---|---|
网络交互式高清字符叠加系统 | 2021-03-01 | 1 |
一种电脑提花手套机控制装置及其花型准备方法 | 2021-04-11 | 1 |
一种数据存储的方法及装置 | 2021-06-22 | 0 |
一种基于文件系统的三维空间数据存储管理方法 | 2023-08-16 | 1 |
用于记录MVB网络物理层数据帧的记录方法及记录装置 | 2021-06-27 | 1 |
基于Hadoop的商品推荐系统 | 2021-02-10 | 1 |
一种用于数字内容共享的商业模式与方法 | 2020-09-10 | 1 |
一种容器化可配置的数据库执行脚本管理系统及方法 | 2020-05-23 | 0 |
Consistent data storage subsystem configuration replication | 2023-07-31 | 1 |
基于应用程序的用户信息的隐藏方法及装置 | 2020-12-24 | 1 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台,是提供专利分析,专利查询,专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据,免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析,涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度,系统通过AI智能系统对图表进行解读,只需1分钟,一键生成行业专利分析报告。