技术领域
[0001] 本
发明涉及
电子电路技术领域，尤其涉及一种LDO电路。
背景技术
[0002] 在低负载场景时，为了提高LDO(Low Dropout Regulator，低压差线性稳压器)电路的效率，LDO电路需要由正常模式切换到静态
电流更低的低功耗模式。数字基带(Digital BaseBand，DBB)模
块在低功耗模式下
抽取的LDO电路电流较小，从效率考虑，LDO电路也有必要只消耗更少的静态电流，进入低功耗模式。
[0003] 目前，为了实现LDO电路可以在不同的模式工作，通常应用方案采用两套LDO电路模块集成在一起，即除正常模式使用的LDO电路外，再集成仅驱动小负载电流的低功耗LDO电路。根据需要，采用不同的控制
信号控制相应模式的LDO电路进行工作，即可实现不同的工作模式。
[0004] 但是，上述LDO电路在使用过程中，存在如下问题：
[0005] 正常模式和低功耗模式切换时LDO电路输出会发生跳变，影响稳压性能；
[0006] 由于低功耗模式LDO电路的输入失调
电压较大，影响LDO电路
输出电压的
精度；
[0007] 芯片面积较大；
[0008] 并且，由于需要对低功耗LDO电路模块进行集成电路功能完整性检查(Automatic Test Equipment，ATE)，增加了ATE成本。
发明内容
[0009] 本发明
实施例解决的问题是如何减小不同工作模式下LDO电路切换带来的输出电压跳变。
[0010] 为解决上述问题，本发明提供一种共用
硬件的LDO电路，包括：放大电路、调整电路、反馈电路、静态偏置电压产生电路和控制单元；
[0011] 所述放大电路的第一输入端接入基准电压，所述放大电路的输出端与所述调整电路的输入端耦接；
[0012] 所述调整电路的输出端作为所述LDO电路的输出端；
[0013] 所述反馈电路耦接所述调整电路与所述放大电路，所述反馈电路的输入端与所述调整电路的输出端耦接，所述反馈电路的
输出信号馈入所述放大电路的第二输入端；
[0014] 所述静态偏置电压产生电路的第一输出端耦接至所述放大电路的尾电流输入端；
[0015] 所述控制单元与所述静态偏置电压产生电路耦接，适于产生
控制信号，以控制静态偏置电压产生电路产生相应的偏置电压。
[0016] 可选的，所述静态偏置电压产生电路包括：电流源单元和镜像电路；所述电流源单元的第一端与第一电压源耦接，第二端作为所述静态偏置电压产生电路的第一输出端且与所述镜像电路输入端耦接，适于向所述镜像电路输出电流；所述电流源单元适于在所述控制单元的控制下提供相应的电流。
[0017] 可选的，所述电流源单元包括
开关子单元、第一电流源子单元和第二电流源子单元；
[0018] 所述开关子单元和所述第一电流源子单元
串联连接后，与所述第二电流源子单元并联连接在所述电流源单元第一端和第二端之间；所述控制信号施加于所述开关子单元。
[0019] 可选的，所述控制信号包括第一控制信号和第二控制信号；所述开关子单元的开闭状态与所述第一控制信号和第二控制信号的组合相关。
[0020] 可选的，所述镜像电路包括第一NMOS管、第二NMOS管；
[0021] 所述第一NMOS管的栅极与漏极耦接，所述第一NMOS管的源极适于接入第二电压源，所述第一NMOS管的漏极作为所述镜像电路的输入端，且作为所述静态偏置电压产生电路的第一输出端；
[0022] 所述第二NMOS管的源极耦接至所述第一NMOS管的源极，所述第二NMOS管的栅极耦接至所述第一NMOS管的栅极，所述第二NMOS管的漏 极作为所述静态偏置电压产生电路的第二输出端。
[0023] 可选的，所述静态偏置电压产生电路还包括第一PMOS管，所述第一PMOS管的源极适于耦接至第一电压源，所述第一PMOS管的栅极与漏极耦接，所述第一PMOS管的漏极耦接至所述第二NMOS管的漏极。
[0024] 可选的，所述的LDO电路还包括：缓冲电路，耦接在所述放大电路和所述调整电路之间。
[0025] 可选的，所述缓冲电路包括：第二PMOS管、第三PMOS管和第四PMOS管；
[0026] 所述第二PMOS管的源极适于接入所述第一电压源，所述第二PMOS管的栅极与漏极耦接；
[0027] 所述第三PMOS管的源极适于接入所述第一电压源，所述第三PMOS管的栅极适于耦接至所述静态偏置电压产生电路的第二输出端，所述第三PMOS管的漏极与所述第二PMOS管的漏极耦接，并作为所述缓冲电路的输出端；
[0028] 所述第四PMOS管的源极耦接至所述第二PMOS管的漏极，所述第四PMOS管的栅极作为所述缓冲电路的输入端，所述第四PMOS管的漏极适于接入第二电压源。
[0029] 可选的，所述的LDO电路还包括：环路补偿电路，耦接在所述放大电路和所述调整电路之间。
[0030] 可选的，所述的LDO电路的所述环路补偿电路包括：第五PMOS管和电容；
[0031] 所述第五PMOS管的源极适于接入第一电压源，所述第五PMOS管的栅极耦接至所述缓冲电路的输出端；
[0032] 所述电容的第一端与所述第五PMOS管漏极耦接，所述电容的第二端与所述缓冲电路的输入端耦接。
[0033] 可选的，所述放大电路包括第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；
[0034] 所述第七PMOS管的源极适于接入第一电压源，所述第七PMOS管的栅 极与所述第七PMOS管的漏极耦接；
[0035] 所述第八PMOS管的源极适于接入第一电压源，所述第八PMOS管的栅极与所述第七PMOS管的栅极耦接；
[0036] 所述第三NMOS管的漏极与所述第七PMOS管的漏极耦接；
[0037] 所述第四NMOS管的漏极与所述第八PMOS管的漏极耦接，所述第四NMOS管栅极与所述第三NMOS管的栅极耦接，第四NMOS管漏极作为所述放大电路的输出端；
[0038] 所述第五NMOS管的漏极与所述第三NMOS管源极耦接，所述第五NMOS管的栅极作为所述放大电路的第二输入端；
[0039] 所述第六NMOS管的漏极与所述第四PMOS管的源极耦接，所述第六NMOS管的栅极作为所述放大电路的第一输入端，所述第六NMOS管的源极与所述第五NMOS管的源极耦接；
[0040] 所述第七NMOS管的漏极与所述第五NMOS管的源极耦接，所述第七NMOS管源极适于接入第二电压源，所述第七NMOS管的栅极适于耦接至所述静态偏置电压产生电路的第一输出端。
[0041] 可选的，所述反馈电路包括：第一
电阻和第二电阻；
[0042] 所述第一电阻的第一端与所述调整电路的输出端耦接；
[0043] 所述第二电阻的第一端与所述第一电阻的第二端耦接，并耦接至所述放大电路的第二输入端，所述第二电阻的第二端适于接入第二电压源。
[0044] 与
现有技术相比，本发明的技术方案具有以下有益效果：
[0045] 通过设置控制单元和静态偏置电压产生电路，并根据需要，通过控制单元产生的控制信号控制静态偏置电压产生电路产生不同的偏置电压，使得LDO电路可以工作在不同的工作模式，换言之，可以通过一套LDO器件实现不同的工作模式，减小在不同的工作模块切换过程中LDO电路的输出电压跳变。此外，由于采用一套LDO电路，从而可以节约芯片面积，而且仅需要校准一套器件，因而还可以节约ATE成本。并且由于输入失调电压较小从而提高LDO电路输出电压的精度。
[0046] 在本发明的实施例中，通过设置缓冲电路，可以提高LDO电路的瞬态响应性能，扩展系统的带宽。
[0047] 在本发明的实施例中，通过设置环路补偿电路，为LDO电路提供良好的
频率稳定性，进而提高LDO电路的稳定性。
附图说明
[0048] 图1是本发明实施例中一种LDO电路的结构示意图；
[0049] 图2是本发明实施例中一种静态偏置电压产生电路的结构示意图；
[0050] 图3是本发明实施例中一种缓冲电路的电路图；
[0051] 图4是本发明实施例中一种放大电路的电路图；
[0052] 图5是本发明实施例中一种LDO电路的结构示意图。
具体实施方式
[0053] 如前所述，为了实现LDO电路可以在不同的模式工作，现有技术采用两套LDO电路模块集成在一起，即除正常模式使用的LDO电路外，再集成仅驱动小负载电流的低功耗LDO电路。根据需要，采用不同的控制信号控制相应模式的LDO电路进行工作，即可实现不同的工作模式。
[0054] 但是，上述LDO电路在使用过程中，存在如下问题：
[0055] 正常模式和低功耗模式切换时LDO电路输出会发生跳变，影响稳压性能；
[0056] 由于低功耗模式LDO电路的输入失调电压较大，影响LDO电路输出电压的精度；
[0057] 芯片面积较大；
[0058] 并且，由于需要对低功耗LDO电路模块进行集成电路功能完整性检查(Automatic Test Equipment，ATE)，增加了ATE成本。
[0059] 本发明实施例通过设置控制单元和静态偏置电压产生电路，并根据需要，通过控制单元产生的控制信号控制静态偏置电压产生电路产生不同的偏置电压，使得LDO电路可以工作在不同的工作模式，换言之，可以通过一套LDO 器件实现不同的工作模式，减小在不同的工作模块切换过程中LDO电路的输出电压跳变。此外，由于采用一套LDO电路，从而可以节约芯片面积，而且仅需要校准一套器件，因而还可以节约ATE成本。并且，由于共用一套LDO器件，放大电路的输入失调电压较小，提高低功耗模式下LDO电路输出电压的精度。
[0060] 在本发明的实施例中，通过设置缓冲电路，可以提高LDO电路的瞬态响应性能，扩展系统的带宽。
[0061] 在本发明的实施例中，通过设置环路补偿电路，为LDO提供良好的频率稳定性，进而提高LDO电路的稳定性。
[0062] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0063] 图1是本发明实施例中一种LDO电路的结构示意图，包括：放大电路1、调整电路2、反馈电路3、静态偏置电压产生电路4和控制单元5。
[0064] 所述放大电路1的第一输入端P1接入基准电压，所述放大电路1的输出端与所述调整电路的输入端耦接；
[0065] 所述调整电路2的输出端P3作为所述LDO电路的输出端；
[0066] 所述反馈电路3耦接所述调整电路2与所述放大电路1，所述反馈电路3的输入端与所述调整电路的输出端P3耦接，所述反馈电路3的输出信号馈入所述放大电路的第二输入端P2；
[0067] 所述静态偏置电压产生电路4的第一输出端耦接至所述放大电路1的尾电流输入端；
[0068] 所述控制单元5与所述静态偏置电压产生电路4耦接，适于产生控制信号，以控制静态偏置电压产生电路4产生相应的偏置电压。
[0069] 图2是本发明实施例中一种静态偏置电压产生电路4的结构示意图，一并参照图1，所述静态偏置电压产生电路4包括：电流源单元6和镜像电路7。
[0070] 所述电流源单元6的第一端与第一电压源VDD耦接，第二端作为所述静态偏置电压产生电路4的第一输出端P4且与所述镜像电路7的输入端耦接， 适于向所述镜像电路7输出电流；所述电流源单元6适于在所述控制单元5的控制下提供相应的电流。
[0071] 在具体实施例中，所述电流源单元可以包括开关子单元S1、第一电流源子单元I1和第二电流源子单元I2。所述开关子单元S1和所述第一电流源子单元I1串联连接后，与所述第二电流源子单元I2并联连接在所述第一端和第二端之间；所述控制信号施加于所述开关子单元S1。
[0072] 在具体实施例中，所述镜像电路可以包括第一NMOS管MN1、第二NMOS管MN2。
[0073] 所述第一NMOS管MN1的栅极与漏极耦接，所述第一NMOS管MN1的源极适于接入第二电压源VSS，所述第一NMOS管MN1的漏极作为所述镜像电路7的输入端，且耦接于所述静态偏置电压产生电路4的第一输出端P4；
[0074] 所述第二NMOS管MN2的源极耦接至所述第一NMOS管MN1的源极，所述第二NMOS管MN2的栅极耦接至所述第一NMOS管MN1的栅极，所述第二NMOS管MN2的漏极作为所述静态偏置电压产生电路4的第二输出端P5。
[0075] 在具体实施例中，所述静态偏置电压产生电路4还包括第一PMOS管MP1，所述第一PMOS管MP1的源极适于耦接至第一电压源，所述第一PMOS管MP1的栅极与漏极耦接，所述第一PMOS管MP1的漏极耦接至所述第二NMOS管MN2的漏极。
[0076] 本发明实施例通过设置静态偏置电压产生电路，根据需要在控制单元1控制信号下产生不同的偏置电压，使得LDO电路可以工作在不同的工作模式。
[0077] 图3是本发明实施例中一种缓冲电路的电路图。
[0078] 请一并参阅图1，所述缓冲电路8可以耦接于所述放大电路1和所述调整电路2之间。所述缓冲电路8可以包括：第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。
[0079] 所述第二PMOS管MP2的源极适于接入所述第一电压源VDD，所述第 二PMOS管MP2的栅极与漏极耦接；
[0080] 所述第三PMOS管MP3的源极适于接入所述第一电压源VDD，所述第三PMOS管MP3的栅极适于耦接至所述静态偏置电压产生电路4的第二输出端P5，所述第三PMOS管MP3的漏极与所述第二PMOS管MP2的漏极耦接，并作为所述缓冲电路8的输出端P7；
[0081] 所述第四PMOS管MP4的源极耦接至所述第二PMOS管MP2的漏极，所述第四PMOS管MP4的栅极作为所述缓冲电路8的输入端P6，所述第四PMOS管MP4的漏极适于接入第二电压源VSS。
[0082] 所述缓冲电路8的输入端P6耦接所述放大电路1的输出端，所述缓冲电路8的输出端P7耦接所述调整电路2的输入端。
[0083] 本发明实施例通过设置缓冲电路8，提高LDO电路的瞬态响应性能。
[0084] 图4是本发明实施例中一种放大电路的电路图。
[0085] 在具体实施例中，所述放大电路1可以包括第七PMOS管MP7、第八PMOS管MP8、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7。
[0086] 所述第七PMOS管MP7的源极适于接入第一电压源VDD，所述第七PMOS管MP7的栅极与漏极耦接；
[0087] 所述第八PMOS管MP8源极适于接入第一电压源VDD，所述第八PMOS管MP8的栅极与所述第七PMOS管MP7的栅极耦接；
[0088] 所述第三NMOS管MN3的漏极与所述第七PMOS管MP7的漏极耦接；
[0089] 所述第四NMOS管MN4的漏极与所述第八PMOS管MP8的漏极耦接，所述第四NMOS管MN4栅极与所述第三NMOS管MN3的栅极耦接，第四NMOS管MN4漏极作为所述放大电路1的输出端P8；
[0090] 所述第五NMOS管MN5的漏极与所述第三NMOS管MN3源极耦接，所述第五NMOS管MN5的栅极作为所述放大电路1的第二输入端P2；
[0091] 所述第六NMOS管MN6的漏极与所述第四PMOS管MN4的源极耦接，所述第六NMOS管MN6的栅极作为所述放大电路的第一输入端P1，所述第 六NMOS管MN6的源极与所述第五NMOS管MN5的源极耦接；
[0092] 所述第七NMOS管MN7的漏极与所述第五NMOS管MN5的源极藕接，所述第七NMOS管MN7源极适于接入第二电压源VSS，所述第七NMOS管MN7的栅极适于耦接至所述静态偏置电压产生电路4的第一输出端P4。
[0093] 图5是本发明实施例中一种LDO电路的结构示意图。
[0094] 请一并参阅图1和图5，在具体实施例中，所述调整电路2可以是第六PMOS管MP6。所述第六PMOS管MP6的源极适于接入第一电压源VDD,所述第六PMOS管MP6的栅极与所述缓冲电路8的输出端P7耦接，所述第六PMOS管MP6的漏极作为所述LDO电路的输出端P3。
[0095] 在具体实施例中，所述反馈电路3可以包括：第一电阻R1和第二电阻R2。
[0096] 所述第一电阻R1的第一端与所述第六PMOS管MP6的漏极耦接；所述第二电阻R2的第一端与所述第一电阻R1的第二端耦接，并耦接至所述放大电路1的第二输入端P2，所述第二电阻R2的第二端适于接入第二电压源VSS。
[0097] 在具体实施例中，所述环路补偿电路可以包括：第五PMOS管MP5和电容C1。
[0098] 所述第五PMOS管MP5的源极适于接入第一电压源VDD，所述第五PMOS管MP5的栅极耦接至所述缓冲电路8的输出端P7；
[0099] 所述电容C1的第一端与所述第五PMOS管MP5的漏极耦接，所述电容C1的第二端与所述缓冲电路8的输入端P6耦接。
[0100] 本发明实施例通过设置环路补偿电路，提高LDO电路的稳定性。
[0101] 表1是一种LDO电路进行模式切换的逻辑控制图。
[0102]
[0103] 表1
[0104] 在具体实施例中，所述控制单元1适于产生第一控制信号LDO_PD和第二控制信号SLEEP_PD，所述开关子单元S1的开闭状态与所述第一控制信号LDO_PD和第二控制信号SLEEP_PD的组合相关，以控制静态偏置电压产生电路4产生相应的偏置电压。结合表1说明如下：
[0105] 当LDO_PD为逻辑高电平时，所述控制单元1不工作；
[0106] 当所述第一控制信号LDO_PD为逻辑低电平，所述第二控制信号SLEEP_PD为逻辑高电平时，所述开关单元S1闭合，LDO电路处于NORMAL正常模式；
[0107] 或当所述第一控制信号LDO_PD为逻辑低电平，所述第二控制信号SLEEP_PD为逻辑低电平时，所述开关单元S1断开，LDO电路处于SLEEP低功耗模式。
[0108] 在本发明一实施例中，所述第一电流源I1大小为MI，第二电流源I2大小为I。LDO电路的正常模式和低功耗模式的切换过程如下：
[0109] 当所述第一控制信号LDO_PD为逻辑低电平，所述第二控制信号SLEEP_PD为逻辑高电平时，所述开关单元S1闭合，所述静态偏置电压产生电路4的第一输出端P4输出偏置电压VNB，所述静态偏置电压产生电路4的第二输出端P5输出偏置电压VPB，VNB接入所述放大电路1的第七NMOS管MN7的栅极，VPB接入所述缓冲电路4的第三PMOS管MP3的栅极。此时偏置电流为(M+1)I，LDO电路处于NORMAL正常模式；
[0110] 或当所述第一控制信号LDO_PD为逻辑低电平，所述第二控制信号SLEEP_PD为逻辑低电平时，所述开关单元S1断开，此时偏置电流为I，是NORMAL模式偏置电流的1/(M+1)，LDO电路处于SLEEP低功耗模式。
[0111] 本发明实施例通过设置控制单元和静态偏置电压产生电路，并根据需要，通过控制单元产生的控制信号控制静态偏置电压产生电路产生不同的偏置电压，使得LDO电路可以工作在不同的工作模式，换言之，可以通过一套LDO器件实现不同的工作模式，减小在不同的工作模块切换过程中LDO电路的输出电压跳变。此外，由于采用一套LDO电路，从而可以节约芯片面积，而且仅需要校准一套器件，因而还可以节约ATE成本。并且，由于共用一套LDO 器件，放大电路的输入失调电压较小，提高低功耗模式下LDO电路输出电压的精度。
[0112] 在本发明的实施例通过设置缓冲电路，可以提高LDO电路的瞬态响应性能，扩展系统的带宽。
[0113] 在本发明的实施例通过设置环路补偿结构，为LDO提供良好的频率稳定性，进而提高LDO电路的稳定性。
[0114] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与
修改，因此本发明的保护范围应当以
权利要求所限定的范围为准。
