移位寄存器和显示面板
阅读：1发布：2020-05-31
专利汇可以提供移位寄存器和显示面板专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种移位寄存器和 显示面板 。移位寄存器包括输出调节模 块 ，用于根据第一 节点 和第二节点上的 信号 调节所述移位寄存器的 输出信号 ；触发写入模块，用于根据第一 时钟信号 将触发信号写入所述第二节点；其中，所述第二节点上的信号仅由所述触发写入模块写入；节点调节模块，所述节点调节模块用于调节所述第一节点上的信号，所述节点调节模块包括电源引入子模块和第一调节子模块；所述电源引入子模块用于根据所述第一时钟信号将设定电源信号引至所述第一调节子模块的控制端；所述第一调节子模块用于根据其自身控制端的信号调节所述第一节点上的信号。本发明 实施例 能够减少移位寄存器中元器件的数量，且能够避免移位寄存器漏电的现象。，下面是移位寄存器和显示面板专利的具体信息内容。
1.一种移位寄存器，其特征在于，包括：
输出调节模块，用于根据第一节点和第二节点上的信号调节所述移位寄存器的输出信号；
触发写入模块，用于根据第一时钟信号将触发信号写入所述第二节点；其中，所述第二节点上的信号仅由所述触发写入模块写入；
节点调节模块，所述节点调节模块用于调节所述第一节点上的信号，所述节点调节模块包括电源引入子模块和第一调节子模块；
所述电源引入子模块用于根据所述第一时钟信号将设定电源信号引至所述第一调节子模块的控制端；
所述第一调节子模块用于根据其自身控制端的信号调节所述第一节点上的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，还包括：
第一耦合模块，所述第一耦合模块用于将所述移位寄存器的输出信号耦合至所述第二节点。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出调节模块包括：
上拉子模块，所述上拉子模块的控制端与所述第一节点电连接，所述上拉子模块的第一端接入第一电源信号；
下拉子模块，所述下拉子模块的控制端与所述第二节点电连接，所述下拉子模块的第一端接入第二电源信号，所述上拉子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。
4.根据权利要求1所述的移位寄存器，其特征在于，所述电源引入子模块的控制端接入所述第一时钟信号，所述电源引入子模块的第一端接入第一电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；
所述节点调节模块还包括：
耦合子模块，所述耦合子模块的第一端接入第二时钟信号，所述耦合子模块的第二端与所述第一调节子模块的控制端电连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述电源引入子模块的控制端接入所述第一时钟信号，所述电源引入子模块的第一端接入第二电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；
所述节点调节模块还包括：
保持子模块，所述保持子模块的第一端与所述第一调节子模块的控制端电连接，保持子模块的第二端与所述第一节点电连接；
所述移位寄存器还包括：
时钟写入模块，所述时钟写入模块的控制端与所述第二节点电连接，所述时钟写入模块的第一端接入所述第一时钟信号，所述时钟写入模块的第二端与所述电源引入子模块的第二端电连接。
6.根据权利要求1所述的移位寄存器，其特征在于，还包括：
维持模块，所述维持模块的第一端接入第一电源信号，所述维持模块的第二端与所述第一节点电连接。
7.根据权利要求1所述的移位寄存器，其特征在于，还包括：
隔离模块，所述第一调节子模块的第一端接入第二时钟信号，所述第一调节子模块的第二端与所述隔离模块的第一端电连接；
所述隔离模块的控制端接入第二时钟信号，所述隔离模块的第二端与所述第一节点电连接。
8.据权利要求1所述的移位寄存器，其特征在于，所述节点调节模块还包括：
第二调节子模块，所述第二调节子模块的控制端与所述第二节点电连接，所述第二调节子模块的第一端接入第一电源信号，所述第二调节子模块的第二端与所述第一节点电连接。
9.根据权利要求1所述的移位寄存器，其特征在于，还包括：
第一常开模块，所述第一常开模块的控制端接入第二电源信号，所述第一常开模块的第一端与所述电源引入子模块的第二端电连接，所述第一常开模块的第二端与所述第一调节子模块的控制端电连接；和/或
第二常开模块，所述第二常开模块的控制端接入第二电源信号，所述第二常开模块的第一端与所述触发写入模块的第二端电连接，所述第二常开模块的第二端与所述第二节点电连接。
10.一种显示面板，其特征在于，包括位于所述显示面板非显示区的至少一个驱动电路，所述驱动电路包括多个级联的如权利要求1-9任一项所述的移位寄存器，每个所述移位寄存器的信号输出端与所述显示面板中对应的使能信号线电连接，所述驱动电路包括使能驱动电路。
移位寄存器和显示面板
技术领域
背景技术
[0003] 然而，现有的显示面板中的移位寄存器容易漏电，造成显示面板闪屏现象，严重影响显示面板的显示效果。
发明内容
[0005] 第一方面，本发明实施例提供了一种移位寄存器，包括：输出调节模块，用于根据第一节点和第二节点上的信号调节所述移位寄存器的输出信号；触发写入模块，用于根据第一时钟信号将触发信号写入所述第二节点；其中，所述第二节点上的信号仅由所述触发写入模块写入；节点调节模块，所述节点调节模块用于调节所述第一节点上的信号，所述节点调节模块包括电源引入子模块和第一调节子模块；所述电源引入子模块用于根据所述第一时钟信号将设定电源信号引至所述第一调节子模块的控制端；所述第一调节子模块用于根据其自身控制端的信号调节所述第一节点上的信号。
[0006] 可选地，所述移位寄存器还包括：第一耦合模块，所述第一耦合模块用于将所述移位寄存器的输出信号耦合至所述第二节点。
[0007] 可选地，所述输出调节模块包括：上拉子模块，所述上拉子模块的控制端与所述第一节点电连接，所述上拉子模块的第一端接入第一电源信号；下拉子模块，所述下拉子模块的控制端与所述第二节点电连接，所述下拉子模块的第一端接入第二电源信号，所述上拉子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。
[0008] 可选地，所述电源引入子模块的控制端接入所述第一时钟信号，所述电源引入子模块的第一端接入第一电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；所述节点调节模块还包括：耦合子模块，所述耦合子模块的第一端接入所述第二时钟信号，所述耦合子模块的第二端与所述第一调节子模块的控制端电连接。
[0009] 可选地，所述电源引入子模块的控制端接入所述第一时钟信号，所述电源引入子模块的第一端接入第二电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；所述节点调节模块还包括：保持子模块，所述保持子模块的第一端与所述第一调节子模块的控制端电连接，保持子模块的第二端与所述第一节点电连接；所述移位寄存器还包括：时钟写入模块，所述时钟写入模块的控制端与所述第二节点电连接，所述时钟写入模块的第一端接入所述第一时钟信号，所述时钟写入模块的第二端与所述电源引入子模块的第二端电连接。
[0010] 可选地，所述移位寄存器还包括维持模块；所述维持模块的第一端接入第一电源信号，所述维持模块的第二端与所述第一节点电连接。
[0011] 可选地，所述移位寄存器还包括：隔离模块；所述第一调节子模块的第一端接入所述第二时钟信号，所述第一调节子模块的第二端与所述隔离模块的第一端电连接；所述隔离模块的控制端接入所述第二时钟信号，所述隔离模块的第二端与所述第一节点电连接。
[0012] 可选地，所述节点调节模块还包括：第二调节子模块，所述第二调节子模块的控制端与所述第二节点电连接，所述第二调节子模块的第一端接入所述第一电源信号，所述第二调节子模块的第二端与所述第一节点电连接。
[0013] 可选地，所述移位寄存器还包括：第一常开模块，所述第一常开模块的控制端接入第二电源信号，所述第一常开模块的第一端与所述电源引入子模块的第二端电连接，所述第一常开模块的第二端与所述第一调节子模块的控制端电连接；和/或第二常开模块，所述第二常开模块的控制端接入第二电源信号，所述第二常开模块的第一端与所述触发写入模块的第二端电连接，所述第二常开模块的第二端与所述第二节点电连接。
[0014] 第二方面，本发明实施例还提供了一种显示面板，包括位于所述显示面板非显示区的至少一个驱动电路，所述驱动电路包括多个级联的如第一方面所述的移位寄存器，每个所述移位寄存器的信号输出端与所述显示面板中对应的使能信号线电连接，所述驱动电路包括使能驱动电路。
[0015] 本发明采用的移位寄存器包括输出调节模块、触发写入模块以及包括电源引入子模块和第一调节子模块的节点调节模块，第二节点上的信号仅由触发写入模块写入，一方面能够减少移位寄存器中元器件的使用数量，有利于显示面板窄边框的实现；另一方面，还能够避免漏电导致的第二节点上电位不稳定的问题，进而提高移位寄存器输出信号的稳定性。附图说明
[0016] 图1为现有技术的一种移位寄存器的电路结构示意图；
[0017] 图2为本发明实施例提供的一种移位寄存器的电路结构示意图；
[0018] 图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0019] 图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0020] 图5为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0021] 图6为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0022] 图7为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0023] 图8为本发明实施例提供的一种移位寄存器的时序图；
[0024] 图9为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0025] 图10为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0026] 图11为本发明实施例提供的又一种移位寄存器的电路结构示意图；
[0027] 图12为本发明实施例提供的一种显示面板的电路结构示意图。
具体实施方式
[0028] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0029] 正如背景技术中提到的现有的移位寄存器存在漏电的现象，图1为现有技术的一种移位寄存器的电路结构示意图，参考图1，该移位寄存器可应用于显示面板的使能电路中，为显示面板中的像素驱动电路提供使能信号，包括13个晶体管(M1’、M2’、M3’、M4’、M5’、M6’、M7’、M8’、M9’、M10’、M11’、M12’和M13’)和3个电容(C1’、C2’和C3’)，在第一时钟信号ECK1’、第二时钟信号ECK2’、第一直流信号VGH’以及第二直流信号VGL’的共同作用下，输出信号Gout’相对于输入信号EIN’有一定的移位；然而，当晶体管M5’、晶体管M4’正偏严重或者温度升高时，晶体管M4’或者晶体管M5’的漏电变大，此时也即晶体管M4’和晶体管M5’在不应该导通的时候可能会存在导通现象，使得第一直流信号VGH’流入晶体管M10’的栅极，进而使得晶体管M10’在导通阶段关断，也即移位寄存器输出信号Gout’无法正常输出低电平的信号，导致移位寄存器输出异常，当移位寄存器应用于显示面板中时，将会产生闪屏现象，进而严重影响显示效果。
[0030] 针对上述技术问题，本发明提出如下解决方案：
[0031] 图2为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图2，移位寄存器包括：输出调节模块101，输出调节模块101用于根据第一节点N1和第二节点N2上的信号调节移位寄存器的输出信号；触发写入模块102，触发写入模块102用于根据第一时钟信号CLK1将触发信号IN写入第二节点N2；其中，第二节点N2上的信号仅由触发写入模块102写入；节点调节模块，节点调节模块用于调节第一节点N1上的信号，节点调节模块包括电源引入子模块103和第一调节子模块104；电源引入子模块103用于根据第一时钟信号CLK1将设定电源信号引入至第一调节子模块105的控制端；第一调节子模块104用于根据其自身控制端的输入信号调节第一节点N1上的信号。
[0032] 具体的，输出调节模块101可根据第一节点N1上的控制信号控制输出信号Gout为第一电源信号VGH，并可根据第二节点N2上的控制信号控制输出信号Gout为第二电源信号VGL，其中，第一电源信号VGH与第二电源信号VGL的高低电平不同，例如，第一电源信号VGH为高电平，第二电源信号VGL为低电平。第一时钟信号CLK1和第二时钟信号CLK2可为互为相反的时钟信号，并且第一时钟信号CLK1和第二时钟信号CLK2之间可具有时间裕量。
[0033] 设定时钟信号可为第一电源信号VGH或者第二时钟信号VGL，第一电源信号VGH可用于关断第一调节子模块104，第二电源信号VGL可用于导通第一调节子模块104；第二节点N2上的信号仅由触发写入模块102写入，也即第二节点N2仅与触发写入模块102之间存在导通通路，第二节点N2上的信号只与触发信号IN有关，当触发信号IN为低电平时，可控制第二节点N2写入低电平，进而控制输出调节模块输出低电平。无需设置图1中的晶体管M4’、晶体管M5’，一方面能够减少移位寄存器中元器件的使用数量，有利于显示面板窄边框的实现；另一方面，还能够避免图1中的晶体管M4’或者晶体管M5’因漏电而导致第二节点N2上电位不稳定，进而提高移位寄存器输出信号的稳定性。
[0034] 本实施例的技术方案，采用的移位寄存器包括输出调节模块、触发写入模块以及包括电源引入子模块和第一调节子模块的节点调节模块，第二节点上的信号仅由触发写入模块写入，无需设置图1中的晶体管M4’、晶体管M5’，一方面能够减少移位寄存器中元器件的使用数量，有利于显示面板窄边框的实现；另一方面，还能够避免晶体管M4’或者晶体管M5’因漏电而导致第二节点N2上电位不稳定，进而提高移位寄存器输出信号的稳定性。
[0035] 图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，移位寄存器还包括第一耦合模块105，第一耦合模块105用于将移位寄存器的输出信号Gout耦合至第二节点N2。
[0036] 具体的，第一耦合模块105可包括电容，第一耦合模块105可将输出信号Gout反馈至第二节点N2，从而稳定输出信号Gout，若第一耦合模块105不与移位寄存器的信号输出端电连接，而与电平跳变信号，例如时钟信号电连接，跳变的时钟信号会耦合至第二节点，影响移位寄存器输出信号的稳定性。本发明实施例设置第一耦合模块105用于将移位寄存器的输出信号Gout耦合至第二节点N2，如当输出信号Gout输出低电平时，第一耦合模块105可将低电平的输出信号耦合至第二节点N2，进一步拉低第二节点N2的电位，使得控制移位寄存器输出低电平的晶体管，例如为P型晶体管进入深线性区，优化该晶体管的打开程度，进一步提高移位寄存器输出低电平信号的稳定性，防止输出信号Gout由于不稳定而产生切角，保证移位寄存器输出信号的稳定性。
[0037] 图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，输出调节模块101包括：上拉子模块1011，上拉子模块1011的控制端与第一节点N1电连接，上拉子模块1011的第一端接入第一电源信号VGH；下拉子模块1012，下拉子模块1012的控制端与第二节点N2电连接，下拉子模块1012的第一端接入第二电源信号VGL，上拉子模块VGH与下拉子模块VGL的第二端短接后用于输出移位寄存器的输出信号Gout。
[0038] 具体的，上拉子模块1011和下拉子模块1012均可采用P型晶体管或者N型晶体管，以上拉子模块1011和下拉子模块1012均可采用P型晶体管为例，当第一节点N1上的电位为低电平时，上拉子模块1011打开，此时移位寄存器输出第一电源信号VGH，即输出信号Gout与第一电源信号VGH相同；而当第二节点N2上的电位为低电平时，下拉子模块1012打开，此时移位寄存器输出第二电源信号VGL，及输出信号Gout与第二电源信号VGL相同。
[0039] 图5为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图5，电源引入子模块103的控制端接入第一时钟信号CLK1，电源引入子模块103的第一端接入第一电源信号VGH，电源引入子模块103的第二端与第一调节子模块104的控制端电连接；节点调节模块还包括耦合子模块105，耦合子模块105的第二端与第一调节子模块104的控制端电连接。
[0040] 具体地，耦合子模块106可用于将第二时钟信号CLK2耦合至第一调节子模块104的控制端，当第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平时，电源引入子模块103在第一时钟信号CLK1的控制下关断，第二时钟信号CLK2可耦合到第一调节子模块104的控制端，进而打开第一调节子模块104，以使得第一调节子模块104将第一节点N1的电位调整为低电平，打开上拉子模块1011，控制移位寄存器输出第一电源信号VGH。
[0041] 图6为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图6，在图5所示移位寄存器电路的基础上，移位寄存器还可包括维持模块108，维持模块108的第一端接入第一电源信号VGH，维持模块108的第二端与第一节点N1电连接。
[0042] 具体地，维持模块108可采用电容，用以维持第一节点N1上的电位，以使第一调节子模块104关断时，上拉子模块1011的控制端仍能维持低电平，也即维持上拉子模块1011能够正常打开，保证移位寄存器可正常输出高电平。
[0043] 继续参考图6，节点调节模块还包括：第二调节子模块110，第二调节子模块110的控制端与第二节点N2电连接，第二调节子模块110的第一端接入第一电源信号VGH，第二调节子模块108的第二端与第一节点N1电连接。
[0044] 具体的，第二调节子模块110可根据触发写入模块102输出的信号控制第一节点N1的电位，以控制上拉子模块1011的状态，进而使得触发信号IN可对上拉子模块1011和下拉子模块1012均产生影响，使得移位寄存器的输出能够受到输入的影响，从而实现输出信号对触发信号的移位。
[0045] 继续参考图6，移位寄存器还包括：第一常开模块201，第一常开模块201的控制端接入第二电源信号VGL，第一常开模块201的第一端与电源引入子模块103的第二端电连接，第一常开模块201的第二端与第一调节子模块104的第二端电连接；和/或，第二常开模块202，第二常开模块202的控制端接入第二电源信号VGL，第二常开模块202的第一端与触发写入模块102的第二端电连接，第二常开模块202的第二端与第二节点N2电连接。
[0046] 具体的，第一常开模块201和第二常开模块202均可采用P型晶体管，第二电源信号VGL采用低电平，可保证第一常开模块201和第二常开模块202持续处于导通状态，能够提高第二节点N2电位的稳定性，即能够进一步提高第一调节子模块104的控制端以及下拉子模块1012控制端电位的稳定性，进一步提高移位寄存器工作的稳定性。
[0047] 图7为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图7，以移位寄存器中的晶体管均采用P型晶体管为例，触发写入模块102采用第一晶体管M1，电源引入子模块103采用第二晶体管M2，第一调节子模块104采用第三晶体管M3，第二调节子模块110采用第四晶体管M4，上拉子模块1011采用第五晶体管M5，下拉子模块1012采用第六晶体管M6，第二常开模块202采用第七晶体管M7，隔离模块109采用第八晶体管M8，第一常开模块
201采用第九晶体管M9，耦合子模块106采用第一电容C1，第一耦合模块105采用第二电容C2，维持模块108采用第三电容C3。
201采用第九晶体管M9，耦合子模块106采用第一电容C1，第一耦合模块105采用第二电容C2，维持模块108采用第三电容C3。
[0048] 图8为本发明实施例提供的一种移位寄存器的时序图，可对应于图7中的移位寄存器，结合图7和图8；
[0049] 在第一阶段T0，触发信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为高电平，此时第一晶体管M1关断，第六晶体管M6也关断，输出信号Gout无输出；
[0050] 在第二阶段T1，此时第一时钟信号CLK1变为低电平，使得第一晶体管M1打开，低电平的触发信号IN传输至第六晶体管M6的栅极，控制第六晶体管M6导通，进而使得移位寄存器输出第二电源信号VGL，即此时输出信号Gout与触发信号IN均为低电平；且在第一晶体管M1打开时，低电平的触发信号IN写入第二电容C2，当第一晶体管M1关断时，第二电容C2能够维持第六晶体管M6栅极的低电位，使得第六晶体管M6维持打开状态，移位寄存器持续输出低电平信号。另外，第一晶体管M1打开时，低电平的触发信号IN写入第四晶体管M4的栅极，控制第四晶体管M4打开，进而使得第一电源信号VGH写入第五晶体管M5的栅极，控制第五晶体管M5关断，避免移位寄存器输出高电平信号；在第一时钟信号CLK1变为高电平时，第二电容C2还能够维持第四晶体管M4打开，从而向第五晶体管M5的栅极写入高电位。也即在第二阶段T2中，移位寄存器的输出不随第一时钟信号CLK1或者第二时钟信号CLK2变化。
[0051] 在第三阶段T2，此时触发信号IN变为高电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一晶体管M1打开，使得第六晶体管M6关断，但是由于第二晶体管M2打开，第三晶体管M3的栅极写入高电平，也即第三晶体管M3关断，此时第五晶体管M5也为关断状态，在第二电容C2的保持作用下，移位寄存器仍输出低电平。
[0052] 在第四阶段T3，触发信号IN为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，第一晶体管M1关断，第六晶体管M6栅极无法写入低电位，此时第六晶体管M6关断，并且低电平的第二时钟信号CLK2通过第一电容C1耦合至第三晶体管M3的栅极，第三晶体管M3打开，第八晶体管M8也在第二时钟信号CLK2的控制下导通，进而使得第五晶体管M5的栅极写入低电平，第五晶体管M5导通，移位寄存器的输出端输出高电平。并且此时第三电容C3也写入低电平，从而在下一时刻维持第五晶体管M5栅极的低电位。当第一时钟信号CLK1变为低电平，第二时钟信号CLK2变为高电平时，由于第六晶体管M6无法打开，第五晶体管M5栅极的电位在第三电容C3的维持下保持低电位，进而使得第五晶体管M5导通，移位寄存器输出高电平，也即在第四阶段T3移位寄存器的输出不随第一时钟信号CLK1和第二时钟信号CLK2的影响。
[0053] 在第五阶段T4，触发信号IN变为高电平，第一时钟信号CLK1变为高电平，第二时钟信号CLK2变为低电平，此时由于第一晶体管M1关断，低电平的触发信号IN无法传输至第六晶体管M6的栅极，也即此时第六晶体管M6仍无法打开，而第五晶体管M5在第三电容C3的保持下仍打开，也即此时移位寄存器仍输出高电平信号。
[0054] 在第六阶段Tn，第六阶段Tn的时序与第二阶段T1时序相同，移位寄存器的状态与第二阶段T1时的状态一致，在此不再赘述。由此，移位寄存器实现了输出信号对触发信号IN的移位功能。
[0055] 图9为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图9，电源引入子模块103的控制端接入第一时钟信号CLK1，电源引入子模块103的第一端接入第一电源信号VGL，电源引入子模块103的第二端与第一调节子模块104的控制端电连接；触发写入模块102的第一端接入触发信号IN，移位寄存器还包括：时钟写入模块107，时钟写入模块107的控制端与触发写入模块102的第二端，即第二节点N2电连接，时钟写入模块107的第一端接入第一时钟信号CLK1，时钟写入模块107的第二端与电源引入子模块103的第二端电连接；节点调节模块还包括：保持子模块1061，保持子模块1061的第一端与第一调节子模块
104的控制端电连接，保持子模块1061的第二端与第一节点N1电连接。
104的控制端电连接，保持子模块1061的第二端与第一节点N1电连接。
[0056] 具体地，时钟写入模块107可用于在第一时钟信号CLK1为高电平，触发信号IN为低电平时，由于第一耦合模块105的保持作用，此时时钟写入模块打开，将高电平的第一时钟信号写入第一调节子模块104的控制端，使得第一调节子模块104关断，进而避免第一调节子模块104将低电平的第二时钟信号CLK2写入上拉子模块1011，也即避免将上拉子模块1011的控制极写入低电平，以防止上拉子模块1011误打开，也即避免移位寄存器输出异常。
[0057] 图10为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图10，在图9所示移位寄存器的基础上，移位寄存器还可进一步包括移位寄存器还可包括维持模块108，维持模块108的第一端接入第一电源信号VGH，维持模块108的第二端与第一节点N1电连接。
[0058] 具体地，维持模块108可采用电容，用以维持第一节点N1上的电位，以使第一调节子模块104关断时，上拉子模块1011的控制端仍能维持低电平，也即维持上拉子模块1011能够正常打开，保证移位寄存器可正常输出高电平。
[0059] 继续参考图10，移位寄存器还包括隔离模块109，第一调节子模块104的第一端接入第二时钟信号CLK2，第一调节子模块104的第二端与隔离模块109的第一端电连接；隔离模块109的控制端接入第二时钟信号CLK2，隔离模块109的第一端与第一节点N1电连接。
[0060] 具体地，隔离模块109可用于将保持子模块1061与上拉子模块1011之间隔离，避免第二时钟信号CLK2为高电平时保持子模块1061上的信号对上拉子模块1011栅极电位的影响，进一步提高移位寄存器工作的稳定性。
[0061] 继续参考图10，节点调节模块还包括：第二调节子模块110，第二调节子模块110的控制端与第二节点N2电连接，第二调节子模块110的第一端接入第一电源信号VGH，第二调节子模块108的第二端与第一节点N1电连接。
[0062] 具体的，第二调节子模块110可根据触发写入模块102输出的信号控制第一节点N1的电位，以控制上拉子模块1011的状态，进而使得触发信号IN可对上拉子模块1011和下拉子模块1012均产生影响，使得移位寄存器的输出能够受到输入的影响，从而实现输出信号对触发信号的移位。
[0063] 继续参考图10，移位寄存器还包括：第一常开模块201，第一常开模块201的控制端接入第二电源信号VGL，第一常开模块201的第一端与电源引入子模块103的第二端电连接，第一常开模块201的第二端与第一调节子模块104的第二端电连接；和/或，第二常开模块202，第二常开模块202的控制端接入第二电源信号VGL，第二常开模块202的第一端与触发写入模块102的第二端电连接，第二常开模块202的第二端与第二节点N2电连接。
[0064] 具体的，第一常开模块201和第二常开模块202均可采用P型晶体管，第二电源信号VGL采用低电平，可保证第一常开模块201和第二常开模块202持续处于导通状态，能够提高第二节点N2电位的稳定性，即能够进一步提高第一调节子模块104的控制端以及下拉子模块1012控制端电位的稳定性，进一步提高移位寄存器工作的稳定性。
[0065] 图11为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图11，以移位寄存器中的晶体管均采用P型晶体管为例，触发写入模块102采用第一晶体管M1，电源引入子模块103采用第二晶体管M2，第一调节子模块104采用第三晶体管M3，第二调节子模块110采用第四晶体管M4，上拉子模块1011采用第五晶体管M5，下拉子模块1012采用第六晶体管M6，第二常开模块202采用第七晶体管M7，隔离模块109采用第八晶体管M8，第一常开模块201采用第九晶体管M9，时钟写入模块107可采用第十晶体管M10，耦合子模块106采用第一电容C1，第一耦合模块105采用第二电容C2，维持模块108采用第三电容C3。
[0066] 具体地，图8中所示的时序图也可对应于图11中所示的移位寄存器，结合图8和图11：
[0067] 在第一阶段T0，触发信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为高电平，此时第一晶体管M1关断，第六晶体管M6也关断，输出信号Gout无输出；
[0068] 在第二阶段T1，此时第一时钟信号CLK1变为低电平，使得第一晶体管M1打开，低电平的触发信号IN传输至第六晶体管M6的栅极，控制第六晶体管M6导通，进而使得移位寄存器输出第二电源信号VGL，即此时输出信号Gout与触发信号IN均为低电平；且在第一晶体管M1打开时，低电平的触发信号IN写入第二电容C2，当第一晶体管M1关断时，第二电容C2能够维持第六晶体管M6栅极的低电位，使得第六晶体管M6维持打开状态，移位寄存器持续输出低电平信号。另外，第一晶体管M1打开时，低电平的触发信号IN写入第四晶体管M4的栅极，控制第四晶体管M4打开，进而使得第一电源信号VGH写入第五晶体管M5的栅极，控制第五晶体管M5关断，避免移位寄存器输出高电平信号；在第一时钟信号CLK1变为高电平时，第二电容C2还能够维持第四晶体管M4打开，从而向第五晶体管M5的栅极写入高电位。并且在第一时钟信号CLK1变为高电平时，此时第二时钟信号CLK2变为低电平，第二电容C2维持第十晶体管M10导通，从而将高电平的第一时钟信号CLK1写入第三晶体管M3的栅极，使得第三晶体管M3关断，避免第三晶体管M3将低电平的第二时钟信号CLK2写入第五晶体管M5的栅极，从而避免第五晶体管M5导通。也即在第二阶段T2中，移位寄存器的输出不随第一时钟信号CLK1或者第二时钟信号CLK2变化。
[0069] 在第三阶段T2，此时触发信号IN变为高电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一晶体管M1打开，使得第六晶体管M6关断，第二晶体管M2打开，第三晶体管M3的栅极写入低电平，也即第三晶体管M3导通，第三晶体管M3将高电平的第二时钟信号CLK2写入第五晶体管M5的栅极，此时第五晶体管M5也为关断状态，在第二电容C2的保持作用下，移位寄存器仍输出低电平。
[0070] 在第四阶段T3，触发信号IN为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，第一晶体管M1关断，第六晶体管M6栅极无法写入低电位，此时第六晶体管M6关断，由于第一电容C1的保持作用，此时第三晶体管M3仍打开，将低电平的第二时钟信号CLK2输出至第五晶体管M5的栅极，从而控制第五晶体管M5打开，使得移位寄存器输出第一电源信号VGH，即此时输出信号Gout为高电平；并且第三晶体管M3打开时，低电平的第二时钟信号CLK2向第三电容C3充电，以保证下一时刻当第八晶体管M8关断时，第五晶体管M5仍能够打开；也即在第四阶段T3移位寄存器的输出不随第一时钟信号CLK1和第二时钟信号CLK2的影响。
[0071] 在第五阶段T4，触发信号IN变为高电平，第一时钟信号CLK1变为高电平，第二时钟信号CLK2变为低电平，此时由于第一晶体管M1关断，低电平的触发信号IN无法传输至第六晶体管M6的栅极，也即此时第六晶体管M6仍无法打开，而第五晶体管M5在第三电容C3的保持下仍打开，也即此时移位寄存器仍输出高电平信号。
[0072] 在第六阶段Tn，第六阶段Tn的时序与第二阶段T1时序相同，移位寄存器的状态与第二阶段T1时的状态一致，在此不再赘述。由此，移位寄存器实现了输出信号对触发信号IN的移位功能。
[0073] 本发明实施例还提供了一种显示面板，图12为本发明实施例提供的一种显示面板的电路结构示意图，参考图12，显示面板包括位于非显示区NAA的至少一个驱动电路200，图12示例性地示出了一个驱动电路200，每个驱动电路200包括多个级联的如上述实施例所述的移位寄存器10，因此本发明提供的显示面板具有上述有益效果，这里不再赘述，每个移位寄存器10的输出端OUT与显示面板中对应的使能信号线5电连接，驱动电路200包括使能驱动电路。
[0074] 具体地，如图12所示，每个移位寄存器10的输出信号传输至显示面板100中对应的使能信号线5，位于显示区AA的像素单元6在对应的使能信号线5传输的使能信号，即对应级移位寄存器10的输出信号，以及对应的数据信号线7传输的数据信号的控制下发光，图12示例性地设置驱动电路200为使能驱动电路，驱动电路200与对应每行像素单元的使能信号线电连接。
[0075] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
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