技术领域
[0001] 本
发明属于集成
电路可靠性中的抗
辐射加固领域。
背景技术
[0002] D锁存器多用于集成电路中，在数字电路中作为时序电路的存储元件，在某些运算器电路中有时采用D锁存器作为数据暂存器。但是，由于锁存器具有保存信息的功能，因此，外界辐射粒子将会改变其保存的信息，从而导致
电子系统的错误。
[0003] 传统的D锁存器一般是采用三模冗余来进行加固，缺点是所需
硬件多、功耗高、传输时间长，以及虽然可实现抗双
节点翻转，但存在抗双节点翻转的能
力差，甚至无法实现对双节点翻转的容错。因此，以上存在的问题亟需解决。
发明内容
[0004] 本发明是为了解决传统的D锁存器所需硬件多、功耗高、传输时间长，以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本发明提供了一种低冗余抗核加固的D锁存器。
[0005] 低冗余抗核加固的D锁存器，包括NMOS晶体管N1至N20和PMOS晶体管P1至 P12；
[0006] 晶体管P12的源极、晶体管N20的漏极和晶体管N16至N17的漏极连接后，作为锁存器的一个数据输入端D；
[0007] 晶体管N18的漏极和晶体管N19的漏极连接后，作为锁存器的另一个数据输入端 DN；锁存器的两个数据输入端接收的
信号相反；
[0008] 晶体管P12的栅极和晶体管N15的栅极连接后，作为锁存器的一个
时钟信号CLKN 的输入端；
[0009] 晶体管N16至N20的栅极和晶体管P11的栅极连接后，作为锁存器的另一个时钟信号CLK的输入端；锁存器的两个时钟信号输入端接收的信号相反；
[0010] 晶体管P12的漏极、晶体管N20的源极、晶体管P11的漏极和晶体管N15的漏极连接后，作为锁存器的输出端Q；
[0011] 晶体管N16的源极、晶体管N2的栅极、晶体管N10的源极、晶体管N12的漏极和晶体管N11的栅极连接后，作为节点A；
[0012] 晶体管N18的源极、晶体管N1的栅极、晶体管N9的源极、晶体管N11的漏极、晶体管N12的栅极、晶体管P10的栅极和晶体管N14的栅极连接后，作为节点B；
[0013] 晶体管P5的栅极、晶体管N9的栅极、晶体管P8的栅极、晶体管P6的漏极和晶体管N8的漏极连接后，作为节点C；
[0014] 晶体管P5的漏极、晶体管N7的漏极、晶体管P7的栅极、晶体管N10的栅极和晶体管P6的栅极连接后，作为节点DD；
[0015] 晶体管P1的漏极、晶体管N1的漏极、晶体管P3的栅极、晶体管N4的栅极和晶体管P2的栅极连接后，作为节点E；
[0016] 晶体管N19的源极、晶体管N3的源极、晶体管N5的漏极、晶体管N6的栅极、晶体管N7的栅极、晶体管P9的栅极和晶体管N13的栅极连接后，作为节点F；
[0017] 晶体管N17的源极、晶体管N4的源极、晶体管N6的漏极、晶体管N5的栅极和晶体管N8的栅极连接后，作为节点G；
[0018] 晶体管P1的栅极、晶体管N3的栅极、晶体管P4的栅极、晶体管P2的漏极和晶体管N2的漏极连接后，作为节点H；
[0019] 晶体管P1至P9的源极均与供电电源连接，晶体管N1至N2的源极、晶体管N5至 N6的源极、晶体管N7至N8的源极和晶体管N11至N13的源极均与电源地连接；
[0020] 晶体管P3的漏极与晶体管N3的漏极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P7的漏极与晶体管N9的漏极连接，晶体管P8的漏极与晶体管N10的漏极连接；
[0021] 晶体管P9的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管P11的源极连接，晶体管N15的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N13 的漏极连接。
[0022] 优选的是，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。
[0023] 优选的是，锁存器锁存低电平“0”时，锁存器敏感节点为B、C、DD、E、F和H；
[0024] 锁存器锁存高电平“1”时，锁存器敏感节点为A、C、DD、E、G和H。
[0025] 优选的是，所述的低冗余抗核加固的D锁存器，包括正常工作状态和容错工作状态。
[0026] 正常工作状态包括如下情况：
[0027] 情况一：假设锁存器的数据输入端D＝1，则DN＝0；
[0028] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N4、N5、N8、N10、N11、 N16至20均打开，NMOS晶体管N1、N3、N6、N7、N9、N12、N13、N14、N15均关闭，PMOS晶体管P1、P4、P5、P8、P9、P10、P12均打开，PMOS晶体管P2、P3、P6、 P7、P11均关闭，此时，A＝DD＝E＝G＝Q＝1，B＝C＝F＝H＝0；
[0029] (2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P12关闭， PMOS晶体管P11开启，因此，锁存器的输出端Q将通过导通的PMOS晶体管P9至P11 接通供电电源
电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；
[0030] 情况二：假设锁存器的数据输入端D＝0，则DN＝1；
[0031] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N3、N6、N7、N9、N12 至N14、N16至N20均打开，NMOS晶体管N2、N4、N5、N8、N10、N11、N15均关闭； PMOS晶体管P2、P3、P6、P7、P12均打开，PMOS晶体管P1、P4、P5、P8、P9至P11 均关闭，此时，A＝DD＝E＝G＝Q＝0，B＝C＝F＝H＝1；
[0032] (2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P12关闭， NMOS晶体管N15开启，因此，锁存器的输出端Q将通过导通的NMOS晶体管N13至 N15接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。
[0033] 容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
[0034] 情况一：
[0035] 当锁存器锁存低电平“0”时，其敏感节点为B、C、DD、E、F和H；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、G中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；
[0036] 情况二：
[0037] 当锁存器锁存高电平“1”时，其敏感节点为A、C、DD、E、G和H，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、F中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。
[0038] 原理分析：
[0039] 容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，低冗余抗核加固的D锁存器容错工作状态分析如下：时钟信号CLK＝0，CLKN＝1，8个内部节点A＝DD＝E＝G＝1， B＝C＝F＝H＝0，输出端Q＝1，此时该锁存器的内部敏感节点有6个，分别为A、C、DD、 E、G和H：所述上述6个敏感节点中的一个或两个发生翻转时的具体情形如下：
[0040] 1、当节点A被翻转到0的时候，NMOS晶体管N11、N2将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P8和NMOS晶体管N10将一直被打开，A节点将被拉回到原来的1，然后，NMOS晶体管N11、N2将被打开。
[0041] 2、当节点C被翻转到1的时候，PMOS晶体管P5和P8将被关闭，NMOS晶体管 N9将被打开。剩余节点将保持各自的状态不变，因此，NMOS晶体管N8将一直处于开启状态，这将下拉恢复节点C到原来正确的0状态。
[0042] 3、当节点DD被翻转到0的时候，PMOS晶体管P7和P6将被开启。由于节点G的状态未发生变化，还是原来的1状态，这将使得NMOS晶体管N8一直处于开启状态，因此节点C将会是0状态，PMOS晶体管P5将一直导通，节点DD将会被恢复到原来的1状态。
[0043] 4、当节点E被翻转到0的时候，PMOS晶体管P3和P2将被开启。由于节点A的状态未发生变化，还是原来的1状态，这将使得NMOS晶体管N2一直处于开启状态，因此节点H将会是0状态，PMOS晶体管P1将一直导通，节点E将会被恢复到原来的1状态。
[0044] 5、当节点G被翻转到0的时候，NMOS晶体管N5、N8将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P4和NMOS晶体管N4将一直被打开，G节点将被拉回到原来的1，然后，NMOS晶体管N5、N8将被打开。
[0045] 6、当节点H被翻转到1的时候，PMOS晶体管P1和P4将被关闭，NMOS晶体管 N3将被打开。剩余节点将保持各自的状态不变，因此，NMOS晶体管N2将一直处于开启状态，这将下拉恢复节点H到原来正确的0状态。
[0046] 7、当节点A和C发生翻转的时候，NMOS晶体管N11、N2和PMOS晶体管P5和 P8将被关闭，NMOS晶体管N9将被打开。但是，由于节点G的状态未发生变化，因此， NMOS晶体管N8将一直处于开启状态，节点C将被导通的NMOS晶体管N8下拉回原来的0状态，然后，PMOS晶体管P5和P8将被打开，NMOS晶体管N9将被关闭，节点A将通过导通的PMOS晶体管P8和NMOS管N10恢复到原来的1状态。
[0047] 8、当节点A和DD发生翻转的时候，PMOS晶体管P7和P6将被开启，NMOS晶体管N10、N11、N2将被关闭。但是，由于节点G的状态未发生变化，因此，NMOS晶体管N8将一直处于开启状态，节点C将一直处于0状态，结果PMOS晶体管P5将一直导通，节点DD将会被恢复到原来的1状态，PMOS晶体管P7和P6将被关闭，NMOS晶体管N10将被开启，因此，节点A将通过导通的PMOS晶体管P8和NMOS管N10恢复到原来的1状态。
[0048] 9、当节点C和DD发生翻转的时候，PMOS晶体管P5和P8将被关闭，NMOS晶体管N9将暂时被打开，PMOS晶体管P7和P6将被暂时开启，NMOS晶体管N10将被暂时关闭。但是由于节点G的状态未发生变化，因此，NMOS晶体管N8将一直处于开启状态，节点C将被恢复到0状态，因此，PMOS晶体管P5和P8将被开启，节点DD也将被恢复到原来的正确状态。
[0049] 10、当节点A和节点G同时发生翻转的时候，NMOS晶体管N11、N2、N5、N8将被关闭。这不会影响其他节点的状态，因此，节点A将通过导通的PMOS晶体管P8和 NMOS晶体管N10恢复，节点G将通过导通的PMOS晶体管P4和NMOS晶体管N4恢复。
[0050] 11、当节点A和节点E同时发生翻转的时候,NMOS晶体管N11、N2、N4将被暂时关闭，PMOS晶体管P2、P3将被暂时打开。由于G节点的状态没有发生改变，因此，NMOS 晶体管N8将被一直开启，节点C将保持原来的0状态，PMOS晶体管P8将会一直开启。A节点将通过一直导通的PMOS晶体管P8和NMOS管N10来恢复到原来的状态。然后， NMOS晶体管N11、N2也将被恢复到开启状态，因此，节点H将会一直保持0状态，PMOS 晶体管P1将一直开启，所以节点E也将被上拉回原来的1状态。
[0051] 12、当节点A和节点H同时发生翻转的时候，NMOS晶体管N11、N2和PMOS晶体管P1、P4将被暂时关闭，NMOS晶体管N3将被暂时打开。由于G节点的状态没有发生改变，因此，NMOS晶体管N8将被一直开启，节点C将保持原来的0状态，PMOS 晶体管P8将会一直开启。A节点将通过一直导通的PMOS晶体管P8和NMOS管N10 来恢复到原来的状态。然后，NMOS晶体管N11、N2也将被恢复到开启状态，因此，节点H将会被恢复至原来的0状态。
[0052] 13、当节点C和节点E同时发生翻转的时候，PMOS晶体管P5、P8和NMOS晶体管N4将被暂时关闭，NMOS晶体管N9和PMOS晶体管P2、P3将被暂时的开启。由于节点A和节点G未发生变化，因此，NMOS晶体管N8和N2将会一直开启，节点C将会恢复到原来的状态。节点H将会保持原来的0状态，使得PMOS晶体管P1将会处于开启状态，节点E将会被上拉回原来的1。
[0053] 14、当节点C和节点G同时发生翻转的时候，PMOS晶体管P5、P8和NMOS晶体管N5、N8将被暂时关闭，NMOS晶体管N9将被暂时的开启。由于节点A的状态未变， NMOS晶体管N2将会处于开启状态，节点E、H的状态也没有发生改变。因此，节点G 经过通过导通的PMOS晶体管P4和NMOS晶体管N4恢复至原来的1状态。然后，NMOS 晶体管N5、N8将被重新打开，节点C将通过导通的NMOS晶体管N8恢复至原来的状态0。
[0054] 15、当节点C和节点H同时发生翻转的时候，PMOS晶体管P5、P8、P1、P4将被暂时关闭，NMOS晶体管N9、N3将被暂时的开启。但是，由于A和G节点的状态都没有发生改变，因此，NMOS晶体管N8和N2将会一直导通，这将使得节点C和节点H都恢复至原来的状态0。
[0055] 16、当节点DD和节点E同时发生翻转的时候，PMOS晶体管P7、P6、P3、P3将被暂时开启，NMOS晶体管N10和N4将被暂时关闭。由于节点A和节点G的状态都没有发生改变，因此，NMOS晶体管N8和N2将会一直导通，这将使得节点C和节点H都为原来的0状态，PMOS晶体管P5和P1将会一直处于导通状态，因此节点DD和节点E 都能被恢复。
[0056] 17、当节点DD和节点H同时发生翻转的时候，PMOS晶体管P7、P6、P1、P4和 NMOS晶体管N3将会被暂时开启，NMOS晶体管N10将被暂时关闭。由于节点A和节点G的状态都没有发生改变，因此，NMOS晶体管N8和N2将会一直导通，这将使得节点C为原来的0状态，节点H可以恢复到原来的0状态。通过一直导通的PMOS晶体管 P5，节点DD也将被恢复至1状态。
[0057] 18、当节点DD和节点G同时发生翻转的时候，PMOS晶体管P7、P6将会被暂时开启，NMOS晶体管N5和N2将被暂时关闭。由于节点A的状态一直处于原来的1状态，因此，NMOS晶体管N2将一直处于开启状态，节点E和节点H的状态也都没有发生改变，则PMOS晶体管P4和NMOS晶体管N4均处于开启状态，因此节点G可以被恢复至1。然后，NMOS晶体管N8将重新被打开，节点C将处于原来的0状态，因此PMOS 晶体管P5将会处于开启状态，节点DD将被会恢复至1状态。
[0058] 19、当节点E和节点G同时发生翻转的时候，PMOS晶体管P3和P2将被开启，NMOS 晶体管N4、N5、N8将被关闭。但是，由于节点A的状态未发生变化，因此，NMOS晶体管N2将一直处于开启状态，节点H将一直处于0状态，结果PMOS晶体管P1将一直导通，节点E将会被恢复到原来的1状态，PMOS晶体管P3和P2将被关闭，NMOS晶体管N4将被开启，因此，节点G将通过导通的PMOS晶体管P4和NMOS管N4恢复到原来的1状态。
[0059] 20、当节点E和H发生翻转的时候，PMOS晶体管P1和P4将被关闭，NMOS晶体管N3将暂时被打开，PMOS晶体管P3和P2将被暂时开启，NMOS晶体管N4将被暂时关闭。但是由于节点A的状态未发生变化，因此，NMOS晶体管N2将一直处于开启状态，节点H将被恢复到0状态，因此，PMOS晶体管P1和P4将被开启，节点E也将被恢复到原来的正确状态。
[0060] 21、当节点G和H发生翻转的时候，NMOS晶体管N8、N5和PMOS晶体管P1和 P4将被关闭，NMOS晶体管N3将被打开。但是，由于节点A的状态未发生变化，因此， NMOS晶体管N2将一直处于开启状态，节点H将被导通的NMOS晶体管N2下拉回原来的0状态，然后，PMOS晶体管P1和P4将被打开，NMOS晶体管N3将被关闭，节点 G将通过导通的PMOS晶体管P4和NMOS管N4恢复到原来的1状态。
[0061] 综上，当6个敏感节点中的一个或两个发生翻转时，通过上述的分析，可以发现，总有两个或两个以上的节点没有发生改变，通过其保存的值，这些翻转的状态都可以恢复。
[0062] 本发明的发明构思为根据辐射粒子轰击
半导体器件产生的物理特性来进行加固设计，因此，本发明将锁存器内部敏感节点降为6个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。
[0063] 本发明带来的有益效果是，
[0064] (1)本发明共有32个晶体管构成，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。
[0065] (2)在本发明中，数据输入端D只通过一个传输
门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P12和晶体管N20构成的传输门就可以直接传输到锁存器输出端Q)，因此，数据传输时间短，延迟也将减少。
[0066] (3)传统的D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗核加固的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。
[0067] 本发明构造的低冗余抗核加固的D锁存器，可靠性高，可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。
附图说明
[0068] 图1为本发明所述的低冗余抗核加固的D锁存器的原理示意图；
[0069] 图2为本发明所述的低冗余抗核加固的D锁存器的仿真图。
具体实施方式
[0070] 下面将结合本发明
实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0071] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
[0072] 下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0073] 参见图1说明本实施方式，本实施方式所述的低冗余抗核加固的D锁存器，包括 NMOS晶体管N1至N20和PMOS晶体管P1至P12；
[0074] 晶体管P12的源极、晶体管N20的漏极和晶体管N16至N17的漏极连接后，作为锁存器的一个数据输入端D；
[0075] 晶体管N18的漏极和晶体管N19的漏极连接后，作为锁存器的另一个数据输入端DN；锁存器的两个数据输入端接收的信号相反；
[0076] 晶体管P12的栅极和晶体管N15的栅极连接后，作为锁存器的一个时钟信号CLKN 的输入端；
[0077] 晶体管N16至N20的栅极和晶体管P11的栅极连接后，作为锁存器的另一个时钟信号CLK的输入端；锁存器的两个时钟信号输入端接收的信号相反；
[0078] 晶体管P12的漏极、晶体管N20的源极、晶体管P11的漏极和晶体管N15的漏极连接后，作为锁存器的输出端Q；
[0079] 晶体管N16的源极、晶体管N2的栅极、晶体管N10的源极、晶体管N12的漏极和晶体管N11的栅极连接后，作为节点A；
[0080] 晶体管N18的源极、晶体管N1的栅极、晶体管N9的源极、晶体管N11的漏极、晶体管N12的栅极、晶体管P10的栅极和晶体管N14的栅极连接后，作为节点B；
[0081] 晶体管P5的栅极、晶体管N9的栅极、晶体管P8的栅极、晶体管P6的漏极和晶体管N8的漏极连接后，作为节点C；
[0082] 晶体管P5的漏极、晶体管N7的漏极、晶体管P7的栅极、晶体管N10的栅极和晶体管P6的栅极连接后，作为节点DD；
[0083] 晶体管P1的漏极、晶体管N1的漏极、晶体管P3的栅极、晶体管N4的栅极和晶体管P2的栅极连接后，作为节点E；
[0084] 晶体管N19的源极、晶体管N3的源极、晶体管N5的漏极、晶体管N6的栅极、晶体管N7的栅极、晶体管P9的栅极和晶体管N13的栅极连接后，作为节点F；
[0085] 晶体管N17的源极、晶体管N4的源极、晶体管N6的漏极、晶体管N5的栅极和晶体管N8的栅极连接后，作为节点G；
[0086] 晶体管P1的栅极、晶体管N3的栅极、晶体管P4的栅极、晶体管P2的漏极和晶体管N2的漏极连接后，作为节点H；
[0087] 晶体管P1至P9的源极均与供电电源连接，晶体管N1至N2的源极、晶体管N5至 N6的源极、晶体管N7至N8的源极和晶体管N11至N13的源极均与电源地连接；
[0088] 晶体管P3的漏极与晶体管N3的漏极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P7的漏极与晶体管N9的漏极连接，晶体管P8的漏极与晶体管N10的漏极连接；
[0089] 晶体管P9的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管P11的源极连接，晶体管N15的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N13 的漏极连接。
[0090] 本实施方式中所述的低冗余抗核加固的D锁存器包括两个数据输入端、两个时钟信号输入端和一个输出端。
[0091] 参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为高电平“1”时，锁存器导通，即：数据输入端D仅通过由晶体管P12和晶体管N20构成的传输门就可以直接传输到锁存器输出端Q，数据传输时间短；时钟信号CLK为低电平“0”时，锁存器锁存。
[0092] 本发明所述锁存器虽然节点共有8个，分别为A、B、C、DD、E、F、G和H，但是根据锁存的值，其敏感节点降为6个：
[0093] 锁存器锁存低电平“0”时，锁存器敏感节点为B、C、DD、E、F和H；
[0094] 锁存器锁存高电平“1”时，锁存器敏感节点为A、C、DD、E、G和H。
[0095] 参见图1说明本优选实施方式，优选实施方式为，低冗余抗核加固的D锁存器包括正常工作状态和容错工作状态。
[0096] (一)正常工作状态包括如下情况：
[0097] 情况一：假设锁存器的数据输入端D＝1，则DN＝0；
[0098] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N4、N5、N8、N10、N11、 N16至20均打开，NMOS晶体管N1、N3、N6、N7、N9、N12、N13、N14、N15均关闭，PMOS晶体管P1、P4、P5、P8、P9、P10、P12均打开，PMOS晶体管P2、P3、P6、 P7、P11均关闭，此时，A＝DD＝E＝G＝Q＝1，B＝C＝F＝H＝0；
[0099] (2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P12关闭， PMOS晶体管P11开启，因此，锁存器的输出端Q将通过导通的PMOS晶体管P9至P11 接通供电
电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；
[0100] 此时，数据输入端D的任何变化将不会影响输出端Q；
[0101] 情况二：假设锁存器的数据输入端D＝0，则DN＝1；
[0102] (1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N1、N3、N6、N7、N9、N12 至N14、N16至N20均打开，NMOS晶体管N2、N4、N5、N8、N10、N11、N15均关闭；PMOS晶体管P2、P3、P6、P7、P12均打开，PMOS晶体管P1、P4、P5、P8、P9至P11 均关闭，此时，A＝DD＝E＝G＝Q＝0，B＝C＝F＝H＝1；
[0103] (2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P12关闭， NMOS晶体管N15开启，因此，锁存器的输出端Q将通过导通的NMOS晶体管N13至 N15接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态，此时，数据输入端D的任何变化将不会影响输出端Q。
[0104] (二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
[0105] 情况一：
[0106] 当锁存器锁存低电平“0”时，其敏感节点为B、C、DD、E、F和H；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、G中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；
[0107] 情况二：
[0108] 当锁存器锁存高电平“1”时，其敏感节点为A、C、DD、E、G和H，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、F中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。
[0109] 验证试验：具体参见图2，图2中显示了本发明所述低冗余抗核加固的D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型低冗余抗核加固的D锁存器的时序功能和容错功能是正确的。例如，在CLK时间为30ns～55ns之间，节点A、C、DD、E、G 和H分别发生了一次翻转，即这些节点的状态均发生了一次改变，但是最后都能回到各自正确的状态；在在CLK时间为150ns～170ns之间，节点A-C、A-DD、A-E、A-G、A-H 分别发生了一次双节点翻转，但是最后都能回到各自正确的状态。
[0110] 虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多
修改，并且可以设计出其它的布置，只要不偏离所附
权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的
从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。
