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静电放电 电路及其控制方法、电源 开关电路

阅读：799发布：2024-01-07

专利汇可以提供静电放电电路及其控制方法、电源开关电路专利检索，专利查询，专利分析的服务。并且本发明的实施例提供一种静电放电电路包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管；第一单栅氧化层静电放电控制电路，耦合到第一NMOS晶体管并配置成在静电放电事件期间导通第一NMOS晶体管，第一单栅氧化层控制电路耦合到第一NMOS晶体管在第一电压处的总线和第二电压的第一节点；第二单栅氧化层静电放电控制电路，其可操作地耦合到第二NMOS晶体管并且被配置为在静电放电事件期间导通第二NMOS晶体管并且在正常操作期间关断第二NMOS；和分压电路，可操作地连接到第一电压的第一总线和接地电压的第二总线。，下面是静电放电电路及其控制方法、电源开关电路专利的具体信息内容。

权利要求

1.一种静电放电电路，其特征在于，包括：
NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管，其中所述NMOS晶体管的所述串接可操作地耦合到接收静电放电脉冲信号的第一总线；
第一单栅氧化层静电放电控制电路，其耦合到所述第一NMOS晶体管并且被配置为在静电放电事件期间导通所述第一NMOS晶体管，所述第一单栅氧化层控制电路耦合到在第一电压的所述第一总线和在第二电压的第一节点之间，其中所述第一电压高于所述第二电压；
第二单栅氧化层静电放电控制电路，其可操作地耦合到所述第二NMOS晶体管并且被配置为在所述静电放电事件期间导通所述第二NMOS晶体管并且在正常操作期间关断所述第二NMOS晶体管，其中所述第二单栅氧化层静电放电控制电路耦合到在所述第二电压的所述第一节点和在接地电压的第二总线之间，其中所述第二电压高于所述接地电压；和分压电路，其可操作地连接到在所述第一电压的所述第一总线和在所述接地电压的所述第二总线，其中所述分压电路可操作地在所述第一节点耦合到所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路。
2.根据权利要求1所述的静电放电电路，其特征在于，所述分压电路在所述单栅氧化层静电放电中包括至少两个电阻串联在接收静电放电的所述第一总线和所述第二总线之间。
3.根据权利要求1所述的静电放电电路，其特征在于，其中所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路包括单栅氧化层装置，其栅极厚度为
3纳米或更少。
4.根据权利要求1所述的静电放电电路，其特征在于，所述第二单栅氧化层静电放电控制电路包括反相器电路。
5.根据权利要求1所述的静电放电电路，其特征在于，其中所述第二NMOS晶体管由所述第一NMOS晶体管从所述静电放电事件保护。
6.根据权利要求1所述的静电放电电路，其特征在于，还包括：
两个高通滤波电路，在静电放电事件期间分别可操作地耦合到所述两个单栅氧化层静电放电控制电路以设定所述第一节点至中间电压电平与所述第三节点至低电压电平。
7.一种控制静电放电电路的方法，其特征在于，包括：
通过至少两个高通滤波电路检测静电放电脉冲信号；
将第一节点充电；
将第二节点和第三节点充电；和
将第四节点和第五节点充电以导通第一NMOS晶体管和第二NMOS晶体管以放电所述静电放电讯号。
8.根据权利要求7所述的控制静电放电电路的方法，其特征在于，其中所述充电所述第一节点到所述中间电压电平由分压电路可操作地控制。
9.根据权利要求7所述的控制静电放电电路的方法，其特征在于，其中所述充电所述第二节点和所述第三节点由第一高通滤波电路和第二高通滤波电路可操作地控制。
10.一种电源开关电路，其特征在于，包括：
分压器电路，可操作地耦合至在第一电压的第一总线和在第二电压的第二总线，其中分压器电路可操作地配置以提供第三电压；
至少两个电平转换器电路，其中第一电平转换器电路在所述第二电压至所述第三电压之间的第一电压供应范围操作，第二电平转换器电路在所述第三电压至所述第一电压之间的第二电压供应范围操作；
至少两个驱动器缓冲电路耦合至所述至少一个对应的电平转换器电路；
至少一个输出缓冲电路耦合至所述至少两个驱动器缓冲电路以提供电源开关输出电压，
其中所述至少两个电平转换器电路，所述至少两个驱动器缓冲电路和所述输出缓冲电路各包括多个单栅氧化层装置。

说明书全文

静电放电 电路及其控制方法、电源 开关电路

技术领域

[0001] 本发明的实施例涉及一种静电放电电路及其控制方法、单栅氧化层电平转换器电路。

背景技术

[0002] 对较小的装置的需求越来越大(例如，较短的沟道长度和较低的沟道长度和栅极氧化层厚度)，其可以以更高的速度操作以用于高密度和高效能集成电路。在核心逻辑电路中连续缩小装置，减小沟道长度和减小工作电压，从而减少工作电压，从而降低功耗。来自先进技术的这种核心逻辑电路通常与通常在较高电压(例如，3.3伏)下操作的传统外围设备(例如，I/O装置)连接，其由比核心装置具有更长沟道(例如，0.35微米)与更厚的栅极氧化层(例如7纳米)的金属氧化物半导体(MOS)晶体管支持和。来自I/O装置的电压输入讯号尤其是来自前几代技术的电压输入信号可能对核心装置造成损坏，如果没有合适的电压保护装置，则只能在低电压下操作。

[0003] 为了保护核心逻辑电路中的装置，通常需要一些形式的静电放电(ESD)保护将电流从ESD源吸收到地，以便减小施加到核心装置的电压电平。随着装置尺寸继续缩小，半导体制造制程的可变性增加，防止ESD损坏变得更加困难。传统上，使用所谓的双栅极或多栅极氧化层技术，即在不同电压下操作的两个或更多个不同的栅极厚度的装置的组合。然而，由于使用了多个栅极厚度，这种常规技术需要对不同的栅极氧化层用不同的罩幕组，这代表了一个主要的技术经济劣势。具体来说，这种常规技术实质上增加了半导体制造制程内的处理步骤数，增加了制造集成电路的成本，最终也可能降低生产良率。因此，需要一种可以在较低供应电压下使用的电路，同时还使用单一氧化层技术从输入/输出(I/O)装置承受更高的输入信号电压，以最小化制造步骤和降低成本。

发明内容

[0004] 本申请的一些实施例提供其特征在于，包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管，其中所述NMOS晶体管的所述串接可操作地耦合到接收静电放电脉冲信号的第一总线；第一单栅氧化层静电放电控制电路，其耦合到所述第一NMOS晶体管并且被配置为在静电放电事件期间导通所述第一NMOS晶体管，所述第一单栅氧化层控制电路耦合到在第一电压的所述第一总线和在第二电压的第一节点之间，其中所述第一电压高于所述第二电压；第二单栅氧化层静电放电控制电路，其可操作地耦合到所述第二NMOS晶体管并且被配置为在所述静电放电事件期间导通所述第二NMOS晶体管并且在正常操作期间关断所述第二NMOS晶体管，其中所述第二单栅氧化层静电放电控制电路耦合到在所述第二电压的所述第一节点和在接地电压的第二总线之间，其中所述第二电压高于所述接地电压；和分压电路，其可操作地连接到在所述第一电压的所述第一总线和在所述接地电压的所述第二总线，其中所述分压电路可操作地在所述第一节点耦合到所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路。

[0005] 此外，本申请的其他实施例提供一种控制静电放电电路的方法，其特征在于，包括：通过至少两个高通滤波电路检测静电放电脉冲信号；将第一节点充电；将第二节点和第三节点充电；和将第四节点和第五节点充电以导通第一NMOS晶体管和第二NMOS晶体管以放电所述静电放电讯号。

[0006] 另外，本申请的其他实施例提供一种电源开关电路，其特征在于，包括：分压器电路，可操作地耦合至在第一电压的第一总线和在第二电压的第二总线，其中分压器电路可操作地配置以提供第三电压；至少两个电平转换器电路，其中第一电平转换器电路在所述第二电压至所述第三电压之间的第一电压供应范围操作，第二电平转换器电路在所述第三电压至所述第一电压之间的第二电压供应范围操作；至少两个驱动器缓冲电路耦合至所述至少一个对应的电平转换器电路；至少一个输出缓冲电路耦合至所述至少两个驱动器缓冲电路以提供电源开关输出电压，其中所述至少两个电平转换器电路，所述至少两个驱动器缓冲电路和所述输出缓冲电路各包括多个单栅氧化层装置。附图说明

[0007] 当使用附图阅读时，从以下详细描述中可以最好地理解本揭露的方面。值得注意的是，各种特征不一定按比例绘制。实际上，为了清楚说明，可以任意增加或减少各种特征的尺寸和几何形状。

[0008] 图1示出了根据本揭露的一些实施例基于单栅氧化层技术的静电放电(ESD)保护电路的示例性电路图。

[0009] 图2示出了根据本揭露的一些实施例的基于单栅氧化层技术的ESD保护电路的示例性电路图。

[0010] 图3是根据本揭露的一些实施例的基于单栅氧化层技术的ESD保护电路的操作的框图。

[0011] 图4是示出了根据本揭露的一些实施例的基于单栅氧化层技术的功率开关电路的示例性电路图。

[0012] 图5是示出了根据本揭露的一些实施例的基于单栅氧化层技术的电平转换器电路的示例性电路图。

[0013] 图6是根据本揭露的一些实施例的基于单栅氧化层技术的电平转换器电路的示例性电路图。

[0014] 图7是示出了根据本揭露的一些实施例基于单栅氧化层技术操作功率开关电路的方法的方块图。

[0015] 附图标号说明

[0016] 100：保护电路

[0017] 101、201：核心电路

[0018] 102、202：接垫、I/O节点

[0019] 103、203：第一总线、总线

[0020] 104、204：第二总线、总线

[0021] 105、110、205：分压电路

[0022] 106：高通滤波器、ESD控制电路

[0023] 107：ESD控制电路

[0024] 108、208、209、210：旁通电路

[0025] 111、112、116、211、212、213、214：电阻

[0026] 113、118、240、242、411a、413a、415a、419a、421a、423a、431、432、511、512、516、517、518、531、532、536、537、538、611、612、621、622、631：PMOS晶体管

[0027] 114、117、120、220、221、222、223、224、406G、406SD、410G、410SD、412G、412SD、414G、414SD、418G、418SD、420SD、422SD、519、520、521、522、523、539、540、541、542、543、
614、615、624、625、635、ENM、ENMB：节点

[0028] 115、119、121、122、230、231、232、233、234、411b、413b、415b、419b、421b、423b、433、434、513、514、515、533、534、535、613、623、633：NMOS晶体管

[0029] 200、208：ESD电路

[0030] 206、207：高通滤波电路

[0031] 300、700：方法

[0032] 302、304、306、308、310、312、314、316、318、702、704、706：操作[0033] 400：单栅氧化层功率开关、功率反相器电路、功率开关电路

[0034] 402a、402b：电平转换器电路

[0035] 406：输出缓冲电路

[0036] 404a、404b：驱动器缓冲电路

[0037] 410、412、414、418、420、422：反相器电路

[0038] 501、601：第一电路方块

[0039] 502、602：第二电路方块

[0040] 552、554：电压追踪器

[0041] 630：反相器

[0042] B、D、G、S：端子

[0043] EN、ENB：输入端

[0044] GND：地

[0045] LS1：电平转换器

[0046] MHV、PHV：输入电压

具体实施方式

[0047] 以下公开内容描述了用于实现主题的不同特征的各种示例性实施例。下面描述部件和布置的具体示例以简化本揭露。当然，这些仅仅是示例，而不是限制性的。举例来说，将理解当组件被称为“连接到”或“耦合到”另一个组件时，它可以直接连接到或耦合到另一个组件，或者一个或多个中间组件可以是当下。

[0048] 本文描述的特征可以以不同的形式体现，并且不构造为限于本文描述的示例。而是，已经提供了本文描述的示例，使得本公开将是彻底和完整的，并且将本公开的全部范围传达给本领域普通技术人员。某些实施例没有更详细地描述参考附图。

[0049] 在以下描述中，即使在不同的绘制中，相同的附图标记也用于相同的组件。提供描述中定义的内容，例如详细构造和组件，以帮助全面理解预设的示例。因此，显而易见的是，实施例能够在没有那些具体来说明的事项的情况下进行。此外，没有详细描述井知功能或结构，因为它们会以不必要的细节模糊实施例。

[0050] 虽然诸如“第一”或“第二”的表达可能用于指代各种组件，但组件不受表达式的限制。表达式仅用于区分一个组件与另一个组件的目的。

[0051] 这些表达仅用于解释具体实施例的目的而不是限制性的。除非另有说明，否则单数形式的表达包含复数含义。在整个说明书中、表达“包括”或“具有”仅用于表示本文所述的特性、数字、步骤、操作、组件、部件或其组合的存在、但不排除存在的可能性。一个或多个其他特性、数字、步骤、操作、组件、部件或这些或其他方面的组合。

[0052] 以下描述本质上仅是示例性的，并且决不旨在限制本公开，其应用或用途。为清楚起见，在附图中使用相同的参考数字来标识类似的组件。如这里所使用的短语A、B和C中的至少一个应被解释为表示逻辑结构(A或B或C)，使用非排他性逻辑或。还应理解，方法内的步骤可能以不同的顺序执行而不改变本示例的原理。

[0053] 本发明示出一种基于可在低电压操作的单栅氧化层半导体器件的静电放电电路与电源开关电路，以减少制造过程与增加生产良率以降低成本。

[0054] 图1示出了根据本揭露的一些实施例基于单栅氧化层技术的静电放电(ESD)保护电路100的示例性电路图。ESD保护电路100(以下称“ESD电路100”)包括分压电路105，高通滤波器106(以下称“高通滤波器106”)，单栅氧化层ESD控制电路107(以下简称“ESD控制电路107“)和旁通电路108，其中ESD控制电路106和旁通电路108分别耦合在第一总线103和第二总线104之间。

[0055] 分压电路105包括串联连接的多个阻抗组件，用作分压。根据一些实施例，在分压中使用串联连接的两个电阻111和112。在一些实施例中，阻抗组件是与另一个CMOS 二极管连接的CMOS(互补金属氧化物半导体)二极管。在一些实施例中，阻抗组件可以是配置为二极管的合适的MOS晶体管。在一些实施例中，它可以是各种阻抗组件的组合。

[0056] PMOS晶体管113被配置为P沟道MOS电容器。为了能够作为MOS电容器，源极(在下文中表示为端子“S”)，漏极(下文中表示为端子“D”)和主体(下文中表示为端子“B”)端子的PMOS晶体管113电源端子连接到电源端子，例如PHV，它是第一总线103，并且其电极端子(在下文中表示为端子“G”)连接到节点114，节点114处于下电压电平。第一总线103。类似地，NMOS晶体管115被配置为N沟道MOS电容器，其端子S、B和D连接到总线104，其是GND，其端子G连接到节点117处的电阻116的一端，其为一个更高的电压电平。电阻116的另一端在节点114处连接到晶体管113的端子G。在一些实施例中，连接到晶体管115的端子G的电阻116的相同端也连接到包括PMOS晶体管118和NMOS晶体管119的两个晶体管的端子G。PMOS晶体管
118的端子D也在节点120处连接到NMOS晶体管119的端子S。PMOS晶体管118的端子S和B在节点114处连接到NMOS晶体管113的端子G，而NMOS晶体管119的端子B和D连接连接到GND的第二总线104。如图所示，NMOS晶体管121的端子S可操作地耦合到接收ESD电压和PHV的总线
103，并且其端子D可操作地耦合到串联NMOS晶体管122的端子S。NMOS晶体管122的端子D连接到第二总线104。NMOS晶体管121和122的端子G还分别连接到节点114和120。应该注意的是，附加部件可以放置在第一总线103和晶体管121之间。

[0057] 在操作期间，当从I/O节点或接垫102向第一总线103施加ESD脉冲时，由电阻116和用作MOS电容器的NMOS晶体管115形成的高频率通过滤波器将节点117上的电压向下拉到第二总线104上的电压(例如GND)。类似地，用作MOS电容器的PMOS晶体管113也将节点114上的电压拉到第一总线103上的电压(例如PHV)。由于节点114处的电压电平被上拉至PHV，节点114和第二总线104之间的电压差以及因此从NMOS晶体管121的端子G到端子B的电压下降产生电场，它从P型基底吸收稀疏电子并将它们集中在栅极氧化层附近。该电荷重分布引起连续的N型沟道，允许电流从NMOS晶体管121中的端子S流向D。因此，NMOS晶体管121导通。由于节点117处的电压电平是GND，其将PMOS晶体管140的端子G上的电压拉到GND，节点114和117之间的电压差，因此电压从端子G下降到端子B产生一个电场，在N型基底吸收带正电的移动电荷，并将它们集中在氧化层附近。该电荷重分布引起连续的P型沟道，并允许电流在PMOS晶体管140中从端子S流到D。因此，然后接通PMOS晶体管140。

[0058] 同时或随后，由于NMOS晶体管119上的端子G和B之间没有电压差，所以NMOS晶体管119断开。节点120处的电压电平可以被充电到节点114上的电压(例如，PHV)。由于节点120处的电压电平被拉到PHV，其将NMOS晶体管122的端子G上的电压拉到PHV，因此NMOS晶体管
122由于端子G和端子B之间的电压差而导通。因此，ESD脉冲可以通过旁通电路108中的两个NMOS晶体管121和122从I/O节点102引导到第二总线104，例如GND。

[0059] 同时，当第一总线103上的ESD脉冲与来自I/O节点102的输入电压PHV(例如，1.8V)一起存在时，节点114上的电压由分压电路105中电阻组件111和112的电阻值控制。在在一些实施例中，如果两个电阻111和112的电阻值相等，则节点114处的该电压可以是第一总线103上的电压的一半(PHV/2，例如0.9V)。如上所述，配置为MOS电容器的NMOS晶体管115与电阻组件116一起形成高通滤波器，其将节点117处的电压拉到第二总线104处的电压，即GND。
同时或随后，由于节点117处的电压电平是GND，PMOS晶体管118导通并且NMOS晶体管119断开。由于PMOS晶体管118导通并且NMOS晶体管119断开，因此其将节点120处的电压电平拉到节点114处的电压电平。施加在NMOS晶体管121的端子G上的电压由分压电路110中的电阻
111和112的电阻值确定。在一些实施例中，施加在NMOS晶体管121的端子G上的电压是PHV的一半，例如0.9V。此外，由于节点120处的电压电平是PHV的一半，所以NMOS晶体管122导通。
因此，ESD讯号可以通过NMOS晶体管121和122(例如，旁通电路108)路由(例如，放电)到GND(即，总线104)，同时PHV仍然可以被递送到核心电路101。

[0060] 由于在ESD保护电路中使用分压电路105，所有NMOS和PMOS晶体管115、119、121、122和113、118的端子G和S/D之间的最大电压小于PHV。在一些实施例中，如果PHV是1.8V，那么可以施加到这些主动晶体管装置的最大电压是0.9V，包括NMOS晶体管130、132、133和
134、以及PMOS晶体管140，如果是电阻111和112的电阻值相等。在一些实施例中，如果电阻
111和112的电阻值不同，则所有NMOS和PMOS晶体管上的电压可以不同。

[0061] 在正常操作期间，配置为MOS电容器的NMOS晶体管113和PMOS晶体管115被关断。节点117处的电压然后被拉到节点114处的电压电平，其导通NMOS晶体管119并且关断PMOS晶体管118。由于端子G和B之间的电压差，NMOS晶体管119导通并将节点120处的电压向下拉至GND，然后GND关断NMOS晶体管122。因此，来自I/O节点102的PHV的电压输入可以被传送到核心电路101。

[0062] ESD电路优选地仅由单栅氧化层装置构成，使得NMOS和PMOS晶体管113、115、118、119、121和122都具有相同的栅极氧化层厚度。电阻组件111、112和116可以通过扩散形成在集成电路上，或者它们可以是多晶硅电阻。在一些实施例中，栅极氧化层的厚度可以是薄的(例如，不超过3纳米)。

[0063] 图2示出了根据本揭露的一些实施例的基于单栅氧化层技术的ESD保护电路200的示例性电路图。ESD保护电路包括分压电路205，两个高通滤波电路206和207，两个ESD控制电路208和旁通电路210。下面将分别描述分压电路205、高通滤波电路206和207、ESD电路208和旁通电路209中的每一个。在一些实施例中，分压电路205包括两个电阻211和212；高通滤波电路206包括电阻213和晶体管231；高通滤波电路207包括电阻214和晶体管230；ESD控制电路包括两个晶体管232和240；并且旁通电路208包括两个晶体管233和234。根据本揭露的一些实施例，晶体管230、231、232、233和234可各自实施为N型金属氧化物半导体(NMOS)场效应晶体管(FET)。在一些实施例中，晶体管240和242均可以实施为P型金属氧化物半导体(PMOS)场效应晶体管(FET)。然而，应注意，晶体管230、231、232、233、234、240和
242可各自实施为各种类型的晶体管(例如，双极接面晶体管(BJT)，高电子迁移率晶体管(HEMT)等)同时保持在本揭露的范围内。

[0064] 更具体来说，在图2所示的实施例中，关于高通滤波电路207，电阻214的一端连接到节点220，另一端连接到晶体管230的端子“G”。晶体管230包括四个端子S、D、G和B。更具体来说，在一些实施例中，晶体管230的端子G在节点222处耦合到电阻214，并且晶体管230的端子S、D和B分别耦合到第二总线204，即GND。这样，晶体管230可以用作N沟道MOS电容器，这将在下面进一步详细描述。

[0065] 当ESD讯号出现时，高通滤波电路206和207确定ESD讯号的存在，并且可以使电路的其他部分相应地响应以启用旁通电路。下面描述根据一些实施例，在ESD和正常操作模式下的每个ESD电路的详细操作。

[0066] 两个高通滤波电路中的每一个都包括电阻和配置为MOS电容器的NMOS晶体管。在一些实施例中，高通滤波器206中的电阻213的一端耦合到NMOS晶体管231的端子G和PMOS晶体管242。电阻213的另一端以PHV的电压电平耦合到第一总线203。在一些实施例中，高通滤波器207中的电阻214的一端耦合到NMOS晶体管230、232的端子G和PMOS晶体管240。电阻组件214的另一端在由分压电路205确定的中间电压电平处耦合到节点220。

[0067] 在操作期间，当第一总线203上存在ESD脉冲时，由电阻213和配置为电容器的NMOS晶体管231形成的高频率通过滤波器将节点221上的电压向下拉至第一电压电平，节点221上的第一电压电平导通PMOS晶体管242。同时或随后，节点223处的电压电平可以充电到第二电压电平，然后可导通NMOS晶体管234。

[0068] 由电阻214和配置为MOS电容器的NMOS晶体管230形成的高频率通过滤波器207将节点222上的电压拉到第三电压电平。所述第三电压电平很接近GND可关断NMOS晶体管232并导通PMOS晶体管240，其将节点224处的电压电平拉到节点223处的电压电平，例如，所述第二电压电平，其也可导通所述NMOS晶体管234。因此，NMOS晶体管231和233通过这些晶体管中的端子G和S/D之间的电压差导通，所述电压差小于1V以使核心电路器件可以正常工作。ESD讯号可以通过NMOS晶体管231和233(例如，旁通电路208)路由(例如，放电)到GND(即，第二总线204)，而PHV仍然可以从I/O节点202传送到核心电路201。

[0069] 在正常操作期间，由于在高通滤波电路206和207中配置为MOS电容器的NMOS晶体管231和230被关断。节点221和222处的电压电平被上拉到总线203处的电压电平(例如，PHV)和节点220(例如，中间电压电平)。在一些实施例中，第一总线203处的电压电平和节点220可分别为1.8V和0.9V。同时，由于节点221和222处的电压电平被上拉，两个PMOS晶体管
242和240被关断，NMOS晶体管232导通。由于NMOS晶体管232导通，节点224处的电压电平被下拉至GND。施加在NMOS晶体管233的端子G上的电压是GND，其使NMOS晶体管233断开。因此，来自I/O节点202的PHV的电压输入可以被传送到核心电路201。

[0070] 由于在ESD保护电路中使用分压205和高通滤波电路206和207，可以施加到所有NMOS和PMOS晶体管的最大电压电平是230、231、232、233、234、240和242。在一些实施例中，如果PHV是1.8V，那么可以施加到这些主动晶体管的最大电压可以是0.9V。因此，ESD电路可以优选地仅由单栅氧化层装置构成，使得NMOS和PMOS晶体管230、231、232、233、234、240和242都具有相同的栅极氧化层厚度。电阻组件211和212可以通过扩散形成在集成电路上，或者它可以是多晶硅电阻。在一些实施例中，栅极氧化层的厚度可以是薄的(例如，不超过3纳米)。

[0071] 图3示出了根据本揭露的一些实施例，基于单栅氧化层技术操作ESD电路的方法300的示例性流程图。在一些实施例中，方法300的操作由图1-2中所示的相应部件执行。出于讨论的目的，将结合图2描述方法300的以下实施例。方法300的所示实施例仅是示例。因此，应该理解，可以省略，重新排序和/或添加任何各种操作，同时保持在本揭露的范围内。

[0072] 方法300以操作302开始，其中根据各种实施例，ESD电路200检测到ESD事件的存在。在图2的上述示例中，ESD电路200的高通滤波电路206和207被配置为检测第一总线203中是否存在ESD脉冲信号。如果不存在这样的ESD脉冲信号，则方法300进行到操作304,306和308。然而，如果ESD脉冲讯号与第一总线203上的PHV一起存在，则方法300进行到操作310、312和314。方法300的两个路线将分别在下面讨论。

[0073] 如果在操作302没有检测到ESD脉冲信号，则方法300继续操作304，其中ESD电路200的第一节点由第一和第二电阻在中间电压电平处组合。在一些实施例中，如果第一和第二电阻的电阻值相等，则该中间电压电平(MHV)可以是第一总线203上的电压的一半，例如PHV/2。

[0074] 方法300继续到操作306，其中ESD电路200的第二节点通过第三电阻被充电到PHV，并且ESD电路200的第三节点被充电到中间电平(例如，MHV)。根据一些实施例，ESD电路200的第四电阻。更具体来说，继续上述例子，第二节点，例如节点221，可以通过电阻213(第三电阻)充电到电压电平，该电压电平是大体上接近总线203上的PHV。第三节点，例如节点222，可以通过电阻214(第四电阻)充电到由第一和第二电阻确定的MHV。

[0075] 方法300继续操作308，根据一些实施例，其中第一和第二P型晶体管被关断，第一N型晶体管被接通，并且第四节点被充电到中间电压电平，第五节点充电到GND。仍然以相同的例子，由于节点221被拉到PHV并且节点222被拉到MHV，所以晶体管242(第一P型晶体管)和240(第二P型晶体管)是关断，晶体管232(第一N型晶体管)导通。因此，节点223(第四节点)被拉到MHV，节点224(第五节点)被拉到GND。

[0076] 方法300继续进行操作310，其中根据一些实施例，第二N型晶体管被接通并且第三N型晶体管被关断。仍然以相同的例子，晶体管234(第二N型晶体管)导通，晶体管233(第三N型晶体管)断开。因此，在I/O节点或接触(例如，202)上传播的PHV可以被递送到核心电路，例如201。

[0077] 如果与来自I/O节点或接垫的输入电压一起检测到ESD脉冲信号，则方法300继续到操作312，其中ESD电路200的第一节点藉由第一和第二电阻设定在中间电压电平处。在一些实施例中，如果第一和第二电阻的电阻值相等，则该中间电压电平可以是总线203上的电压的一半，例如MHV。

[0078] 方法300继续到操作314，其中根据一些实施例，ESD电路200的第二和第三节点被下拉到GND。更具体来说，继续上述示例，第二节点，例如节点221，可以被充电到电压电平，该电压电平是大体上接近第二总线204上的GND。第三节点，例如节点222，可以被充电到接近第二总线204上的电压电平，例如GND。

[0079] 方法300继续操作316，其中第一和第二P型晶体管接通，第一N型晶体管关断，第四和第五节点充电到PHV和MHV，按照一些实施例。仍然以相同的例子，由于节点221被拉到中间电压电平和222被拉到接近GND的电压电平，晶体管242(第一P型晶体管)和240(第二P型晶体管)都被接通，并且晶体管232(第一N型晶体管)关断。因此，节点223(第四节点)被拉到中间电压电平，节点224(第五节点)被拉到节点223上一个小于中间电压电平的电平。

[0080] 方法300继续操作318，其中根据一些实施例，第二和第三N型晶体管被接通。仍然以相同的例子，晶体管234(第二N型晶体管)和晶体管233(第三N型晶体管)藉由节点223和234的电压电平导通。因此，在I/O节点或接触(例如202)上传播的PHV可以被传送到核心电路，例如201，而ESD脉冲讯号通过第二和第三N型晶体管被释放到GND。

[0081] 图4示出了根据本揭露的一些实施例的基于单栅氧化层技术的单栅氧化层功率开关400的电路图。单栅氧化层功率开关400包括分压电路205，两个电平转换电路402a和402b，两个驱动器缓冲电路404a和404b，以及输出缓冲电路406。第一和第二电平转换器电路402a和402b每个包括5个端子：2个电源端子，2个输入端和1个输出端子。第一和第二电平转换器(LS)402a和402b在不同的输入电平下工作，其中第一LS 402a在MHV和PHV范围内工作，第二LS 402b在LV(低电压)和MHV范围工作，在一些实施例中。电路的连接和操作将在图
5和图6中进一步详细讨论。

[0082] 所述分压电路205包括以串连方式连接的多个阻抗组件以作为分压器。根据一些实施例，在所示出的实施例中，所述分压电路205包含两个电阻211和212以串连方式连接以作为分压器。分压电路205被用来对电平转换器402a/402b、驱动器缓冲电路404a/404b及输出缓冲电路406提供MHV。举例来说，当PHV为1.8V时，节点220的MHV可为0.9V。

[0083] 电平转换器402a在电压范围为MHV到PHV之间操作，电平转换器402b在电压范围为LV到MHV之间操作。在一些实施例中，所述电平转换器402a可将电压由LV转换至MHV或是由MHV转换至PHV。电平转换器402a与402b的配置与操作在下面的图5与图6中会仔细讨论。

[0084] 第一和第二驱动器缓冲电路404a和404b每个包括三个反相器。具体来说，第一驱动器缓冲电路404a包括反相器电路410、412和414，并且第二驱动器缓冲电路404b包括反相器电路418、420和422。驱动器缓冲电路404中的三个反相器均由PMOS晶体管和NMOS晶体管组成，它们串联连接在一起(例如，PMOS晶体管的端子D连接到NMOS电子的端子S)晶体)。第一驱动器缓冲电路404a的PMOS晶体管(例如，411a、413a和415a)的所有端子S连接到PHV。第一驱动器缓冲电路404a的NMOS晶体管(例如，411b、413b和415b)的所有端子D由分压电路205的节点220连接到MHV。另外，反相器电路中的两个PMOS和NMOS晶体管的端子G连接在一起。具体来说，在第一驱动器缓冲电路404a的第一反相器410中，PMOS晶体管411a的端子S与NMOS晶体管411b的端子D连接的节点在下文中表示为“410SD”。PMOS晶体管411a的端子G和NMOS晶体管411b连接的节点在下文中表示为“410G”。第二和第三反相器412和414也与第一反相器410类似地配置。驱动器缓冲电路中的三个反相器操作地串联，节点412G连接到节点
410SD，节点414G连接到节点412SD。最后，第一反相器的节点410G连接到第一电平转换器
402a的输出端，节点414SD连接到输出缓冲406中的PMOS晶体管431的端子G。

[0085] 第二驱动器缓冲电路404b与第一驱动器缓冲电路404a类似地配置。三个反相器各自包括PMOS晶体管和NMOS晶体管。第二驱动器缓冲电路404b的PMOS晶体管(例如，419a、421a和423a)的所有端子S连接到MHV。第二驱动器缓冲电路404b的NMOS晶体管(例如，419b、
421b和423b)的所有端子D都连接到GND。各个反相器420和422的节点G连接到相应反相器
418和420的节点SD。最后，第二驱动器缓冲404b的第一反相器418的节点418G连接到第二电平转换置402b的输出端子，并且第二驱动器缓冲404b的第三反相器422的节点422SD连接到输出缓冲406中的NMOS晶体管434的端子G。此外，第二驱动器缓冲电路404b中的节点418SD连接到第一电平转换器402a的ENMB输入，第二驱动器缓冲电路404b的节点420SD耦合到第一电平转换器402a的ENM。

[0086] 输出缓冲406包括串联连接的两个PMOS晶体管，例如431和432，以及两个NMOS晶体管，例如433和434。具体来说，第一PMOS晶体管431的端子D连接到第二PMOS晶体管432的端子S。第二PMOS晶体管432的端子D连接到第一NMOS晶体管433的端子S。然后，第一NMOS晶体管433的端子S连接到第二NMOS晶体管434的端子S。第一PMOS晶体管的端子S连接到PHV，而第二NMOS晶体管434的端子D连接到GND。此外，第二PMOS晶体管432的端子G和第一NMOS晶体管433连接在一起，其进一步连接到MHV。第二PMOS晶体管432的端子S和第一NMOS晶体管433的端子D用作功率反相器电路400的输出端子。NMOS晶体管433和434的P型基底连接到GND电压电平，并且PMOS晶体管431和432的N型基底连接到相应晶体管的端子S。

[0087] 在操作期间，当第一电平转换置器402a的输出端处的MHV和PHV之间的电压电平施加在第一准动器缓冲电路404a上并且电压电平在输出处在0V和MHV之间摆动时第二电平转换置402b的端子施加在第二驱动器缓冲电路404b上，NMOS晶体管411b导通，PMOS晶体管411a断开，将节点410SD处的电压拉至GND。施加在第二反相器412的节点412G上的GND的电压电平接通PMOS晶体管413a并且断开NMOS晶体管413b，其将节点412SD处的电压拉到PHV。
电压电平进一步被第三和第四反相器反转两次，然后输出在节点416SD处从MHV摆动到PHV的电压电平。类似地，可以实现在节点424SD处从0到MHV摆动的电压电平。

[0088] 当两个逻辑低电压，MHV和0V，分别在节点414SD和422SD上，因此，PMOS晶体管431导通，以将第一PMOS晶体管431的端子D和第二PMOS晶体管432的端子S之间的电压拉到PHV。由于端子D上的MHV，因此，第二PMOS晶体管432可以接通，以进一步将第二PMOS晶体管432的端子D和第一NMOS晶体管433的端子S之间的电压拉到PHV。第二NMOS晶体管434断开，第一NMOS晶体管433导通。因此，当电平转换器402a和402b的输出处于它们的逻辑高电平时，输出缓冲406的节点406SD处的输出处于其逻辑高电平，例如PHV。类似地，当电平转换器402a和402b的输出处于它们的逻辑低电平时，节点406SD处的输出处于其逻辑低电平，例如0V。

[0089] 这个单栅氧化层电平转换器(LS)402a用于将具有在0V和MHV之间摆动的工作电压(例如0.9V)的核心电路的逻辑讯号转换为具有较高电压准位的I/O输出端子。从0V到PHV，例如1.8V，同时保持电压差超过其在崩溃电压下方的栅极氧化层。具体来说，由于PMOS晶体管的端子B/S和第一驱动器缓冲404a中的NMOS晶体管的端子B/D分别连接到PHV和MHV，所有晶体管的端子G和S/D之间的电压差是有限的。因此，第一驱动器缓冲404a中的所有PMOS和NMOS晶体管都可以是薄的栅极氧化层装置。类似地，输出缓冲404中的两个PMOS晶体管的端子G和S/D之间的电压差以及第二驱动器缓冲404b中的所有晶体管也受中间电压的限制。因此，驱动器缓冲404和输出缓冲406中的所有PMOS和NMOS晶体管也可以具有相同的氧化层厚度的栅极氧化层装置。在一些实施例中，栅极氧化层的厚度可以不超过3纳米。所有晶体管也可以是厚的栅极氧化层装置，以允许在更高的电压下操作。在一些其他实施例中，栅极氧化层的厚度可以不超过7纳米。

[0090] 图5示出了根据本揭露的一些实施例的，在功率开关电路400中具有高电压电路与低电压电路的第一单栅氧化层电平转换器的电路图402a。第一单氧化层电平转换器402a包括两个相同的电路方块501和502。两个相同的电路方块501和502各自包括5个PMOS晶体管和3个NMOS晶体管。

[0091] 在第一电路方块501中，包括两个PMOS晶体管(511和512)和三个NMOS晶体管(513、514和515)的晶体管串联通过它们的端子S和D串联连接。具体来说，第一PMOS晶体管511的端子D连接到第二PMOS晶体管512的端子S。第二PMOS晶体管512的端子D还连接到第一NMOS晶体管513的端子S。第一NMOS晶体管513的端子D连接到第二NMOS晶体管514的端子S。第二NMOS晶体管514的端子S连接到第三NMOS晶体管515的端子S。第一PMOS晶体管511的端子S和第三NMOS晶体管515的端子D还分别连接到PHV和GND。第二PMOS晶体管512的端子G连接到MHV。第三NMOS晶体管515的端子G连接到ENM作为输入端。PMOS晶体管的所有端子B都连接到其各自的端子S。NMOS晶体管的所有端子B都连接到GND。第三PMOS晶体管516的端子S连接到第四PMOS晶体管517的端子G，其进一步在节点519处连接到第二PMOS晶体管512的端子D和第一NMOS晶体管513NMOS晶体管513端子S。第三PMOS晶体管517的端子S连接到第四PMOS晶体管516的端子G，其进一步连接到MHV。第三和第四PMOS晶体管516和517的端子B，第三PMOS晶体管516的端子D和第一NMOS晶体管513的端子G在节点520处连接在一起。节点520还在节点521处连接到第一PMOS晶体管511的端子D和第二PMOS晶体管512的端子S。第五PMOS晶体管518的端子S连接到第四PMOS晶体管517的端子D。第五PMOS晶体管518的端子B连接到节点
520。第五PMOS晶体管518的端子D在节点522处连接到第二NMOS晶体管514的端子G，节点522还连接到MHV。最后，第五PMOS晶体管518的端子G在节点523处连接到第一NMOS晶体管513的端子D和第二NMOS晶体管514的端子S。电平转换电路500的第一电路方块501中的晶体管
516、517和518耦合在一起以作为电压追踪器552以保护第二NMOS晶体管514。

[0092] 电平转换器电路500中的第二电路方块502的结构类似于第一电路方块501的结构。在第二电路方块502中，包括两个PMOS晶体管和三个NMOS晶体管的晶体管的串接通过它们的端子S和D串联连接。具体来说，第一PMOS晶体管531的端子D连接到第二PMOS晶体管532的端子S。第二PMOS晶体管532的端子D还连接到第一NMOS晶体管533的端子S。第一NMOS晶体管533的端子D连接到第二NMOS晶体管534的端子S。第二NMOS晶体管534的端子S连接到第三NMOS晶体管535的端子S。第一PMOS晶体管531的端子S和第三NMOS晶体管535的端子D还分别连接到PHV和GND。第二PMOS晶体管532的端子G连接到MHV。第三NMOS晶体管535的端子G连接到ENMB作为输入端。PMOS晶体管的所有端子B(例如，531和532)连接到其各自的端子S。NMOS晶体管的所有端子B(例如，533,534和535)都连接到GND。第三PMOS晶体管536的端子S连接到第四PMOS晶体管537的端子G，在节点539处还连接到第二PMOS晶体管532的端子D和第一NMOS晶体管533的端子S。第三PMOS晶体管537的端子S连接到第四PMOS晶体管536的端子G，其进一步连接到MHV。第三和第四PMOS晶体管536和537的端子B，第三PMOS晶体管536的端子D和第一NMOS晶体管533的端子G在节点540处连接在一起。节点540还在节点541处连接到第一PMOS晶体管531的端子D和第二PMOS晶体管532的端子S。第五PMOS晶体管538的端子S连接到第四PMOS晶体管537的端子D。第五PMOS晶体管538的端子B连接到节点540。第五PMOS晶体管538的端子D在节点542处连接到第二NMOS晶体管534的端子G，节点542还连接到MHV。最后，第五PMOS晶体管538的端子G在节点543处连接到第一NMOS晶体管533的端子D和第二NMOS晶体管534的端子S。电平转换电路500的第二电路方块502中的晶体管536、537和538耦合在一起以作为电压追踪器554以保护第二NMOS晶体管534。

[0093] 两个电路方块501和502通过将第一电路方块501中的节点521连接到第二电路方块502的第一PMOS晶体管531的端子G并且连接第二电路方块502的节点541而电耦合。二电路方块502到第一电路方块501的第一PMOS晶体管511的端子G。最后，输出端子连接到节点540和541。

[0094] 在操作期间，电路方块501接收由驱动器缓冲电路404中的对应节点(例如418SD和420SD)在节点ENM和ENMB的输入电压，其中供电电压施加在节点PHV和MHV上，如图5所示，并透过电路502在预定范围内产生输出电压。当MHV＝0.9V且PHV＝1.8V，及当ENM＝0.9V且ENMB＝0V被加到第一电平转换器402a时，晶体管514与晶体管515被导通，其将节点523的电压电平拉到GND。晶体管512被断开。晶体管518的栅极的低电压电平导通晶体管518。晶体管
516和517随后被配置为将节点519设为GND。相似的，晶体管534被导通而晶体管535被断开，其将节点543的电压电平拉向高电平。晶体管536和537被断开，且晶体管532被导通以把节点541的电压电平拉高，因此断开晶体管511并导通晶体管531。在这种配置下，输出节点的电压电平等于节点540的电压电平，为1.8V。类似地，当MHV＝0.9V且PHV＝1.8V，及当ENM＝
0V且ENMB＝0.9V被加到第一电平转换器电路402a，输出节点的电压电平等于节点540的电压电平，为0.9V。

[0095] 所提出的单栅氧化层电平转换器的一个优点是其制造成本远低于传统的双栅极氧化层电平转换器。所提出的电平转换器的另一个优点是可以改善其切换速度，因为没有使用厚的栅极氧化层装置。

[0096] 图6示出了根据本揭露的一些实施例的用于使低电压电路与高电压电路接口的第二电平转换器的电路图402b。图4中功率开关电路400的第二电平转换器电路402b包括两个相同的电路方块601和602与反相器。反相器630包含一个NMOS晶体管633和一个PMOS晶体管631。PMOS晶体管631的端子D与NMOS晶体管633的端子S耦合，PMOS晶体管631的端子D更进一步耦合至第一电路方块601的ENB节点，而PMOS晶体管631的端子S耦合至LV且NMOS晶体管
633的端子D耦合至GND。NMOS晶体管633与PMOS晶体管631的端子G一起耦合至EN。

[0097] 两个电路方块601和602中的每一个包括2个PMOS晶体管和1个NMOS晶体管。具体来说，在第二电平转换器电路402b的第一电路方块601中，第一PMOS晶体管611和NMOS晶体管613通过连接两个晶体管的端子G并联连接，还在节点614处连接第一PMOS晶体管611的端子D和NMOS晶体管613的端子S。晶体管611和613的端子G还连接到ENB作为输入端。第一PMOS晶体管611的端子S还连接到第二PMOS晶体管612的端子D。然后将第二PMOS晶体管612的端子S连接到MHV。PMOS晶体管611和612的所有端子B连接到其各自的端子S，并且NMOS晶体管613的端子B连接到GND。

[0098] 电平转换器电路402b中的第二电路方块602的结构类似于第一电路方块601的结构。在第二电路方块602中，第一PMOS晶体管621和NMOS晶体管623并联连接两个晶体管的端子G并且还在节点624处连接第一PMOS晶体管621的端子D而和NMOS晶体管623的端子S。晶体管621和623的端子G还连接到EN作为输入端。第一PMOS晶体管621的端子S还连接到第二PMOS晶体管622的端子D。然后，第二PMOS晶体管622的端子S连接到MHV。PMOS晶体管621和622的所有端子B连接到其各自的端子S，并且NMOS晶体管623的端子B连接到GND。

[0099] 两个电路方块601和602通过将第一电路方块601中的节点614连接到第二电路方块602的第二PMOS晶体管622的端子G并且连接第二电路方块602的节点624到第一电路方块601的第二PMOS晶体管612的端子G来电耦合。最后，输出端子连接到节点614。

[0100] 当MHV施加在输入端ENB上时，第一电路方块601的NMOS晶体管613导通，第一电路方块601的第一PMOS晶体管612断开，然后拉电压节点614到GND。由于GND施加在第二电路方块602的第一PMOS晶体管621的端子G上，所以第二电路方块602的第一PMOS晶体管621导通，其在节点处拉动电压625到MHV。当在输入端EN上施加GND时，第二电路方块602的第一PMOS晶体管621导通，并且第二电路方块602的NMOS晶体管623断开。然后节点624处的电压在节点625处被上拉到MHV的电压电平。当MHV施加在输入端EN上时，第二电路方块602的NMOS晶体管623导通，第二电路方块602的第一PMOS晶体管621断开，然后拉电压节点624到GND。由于GND施加在第一电路方块601的第二PMOS晶体管611的端子G上，所以第二PMOS晶体管611导通，其将节点615处的电压拉到MHV。当在输入端EN上施加GND时，第二NMOS晶体管623断开并且PMOS晶体管622导通。

[0101] 类似地，当在输入端ENB上施加GND时，第一电路方块601的NMOS晶体管613被关断，并且第一电路方块601的第一PMOS晶体管612被接通，然后将节点614处的电压拉到节点615处的电压电平。当在输入端EN上施加GND时，第二电路方块602的第一PMOS晶体管621导通，并且第二电路方块602的NMOS晶体管623断开。然后节点624处的电压在节点625处被上拉到电压电平。当MHV施加在输入端EN上时，第二电路方块602的NMOS晶体管623导通，第二电路方块602的第一PMOS晶体管621断开，然后将节点624处的电压拉到GND。由于GND施加在第一电路方块601的第二PMOS晶体管611的端子G上，所以第二PMOS晶体管611导通，其将节点615处的电压拉到MHV。由于第一电路方块601的第一PMOS晶体管611导通，因此节点614处的MHV的电压电平关断第二电路方块602中的第二PMOS晶体管622。

[0102] 当ENB＝0V和EN＝0.7V被加到第二电平转换器402b，晶体管611被导通且晶体管613被断开，其将节点614的电压电平拉到0.9V。类似地，晶体管621被断开且晶体管623被导通，其将节点624的电压电平拉到GND。节点614和624的电压电平分别导通与断开晶体管612和614，其导致节点614的输出为0.9V。类似地，当ENB＝0.7V和EN＝0V被加到第二电平转换器402b，晶体管611被断开且晶体管613被导通，其将节点614的电压电平拉至GND，其导致输出0V。

[0103] 图7示出了根据本揭露的一些实施例的如图4所示的操作电源开关电路的方法700的方块图。应知道一些额外的操作可在图7的方法700的之前，之中，之后中提供，而且部份操作可能会被省略或重新排序。

[0104] 方法700由操作702开始，其中根据本揭露的一些实施例提供中间电压电平。在一些实施例中，中间电压电平由分压电路提供。在一些实施例中，分压电路205包括串连在一起的多个阻抗组件以作为分压器。根据一些实施例，在示例性实施例中，分压电路205具有被作为分压器的串连在一起的两个电阻211和212。分压器205对电平转换器402a/402b，驱动器缓冲电路404a/404b及输出缓冲电路406提供MHV。举例来说，当PHV为1.8V被提供，节点220上可以得到MHV为0.9V。

[0105] 方法700由步骤704继续，其中根据本揭露的一些实施例提供输入电压。在一些实施例中，被提供到第二电平转换器402b的输入电压在电压范围0到LV间摆动，第二电平转换器402b提供输出电压至驱动器缓冲电路404b。在一些实施例中，驱动器缓冲电路404b在电压范围MHV和GND之间操作，以提供在0和MHV之间摆动的电压输出。第二电平转换器402b的两个内部节点更耦合至第一电平转换器402a，第一电平转换器402a将输入电压转换至电压范围MHV和PHV之间。第一电平转换器402a的输出更耦合至驱动器缓冲电路404a，其提供在MHV和PHV之间摆动的电压输出。

[0106] 方法700由步骤706继续，其中根据本揭露的一些实施例提供两个输出电压至输出缓冲电路以提供电源开关输出。在一些实施例中，两个输出电压加到输出缓冲电路406的两个晶体管(例如431和434)以当对应的输出电压电平被提供时导通和关断晶体管。输出缓冲电路406的晶体管432和433的端子G被耦合至MHV，保持横跨其栅极氧化层的电压差低于崩溃电压。当EN被加到0V时，电源开关输出0V，且当EN被加到LV(例如0.7V)时，电源开关输出为PHV为1.8V。

[0107] 在实施例中，一种静电放电(ESD)电路包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管，其中NMOS晶体管的串接可操作地耦合到接收一个静电放电脉冲讯号的第一总线；第一单栅氧化层静电放电控制电路，耦合到第一NMOS晶体管并配置成在静电放电事件期间导通第一NMOS晶体管，第一单栅氧化层控制电路耦合到在第一电压处的第一总线和在第二电压的第一节点，其中第一电压高于第二电压；第二单栅氧化层静电放电控制电路，其可操作地耦合到第二NMOS晶体管并且被配置为在静电放电事件期间导通第二NMOS晶体管并且在正常操作期间关断第二NMOS晶体管，其中第二单栅氧化层静电放电控制电路耦合到在第二电压的第一节点和在接地电压的第二总线之间，其中第二电压高于接地电压；和分压电路，可操作地连接到在第一电压的第一总线和在接地电压的第二总线，其中分压电路可操作地在所述第一节点耦合第一单栅氧化层静电放电控制电路和第二单栅氧化层静电放电控制电路。

[0108] 根据一些实施例，所述分压电路在所述单栅氧化层静电放电中包括至少两个电阻串联在接收静电放电的所述第一总线和所述第二总线之间。

[0109] 根据一些实施例，其中所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路包括单栅氧化层装置，其栅极厚度为3纳米或更少。

[0110] 根据一些实施例，所述第二单栅氧化层静电放电控制电路包括反相器电路。

[0111] 根据一些实施例，其中所述第二NMOS晶体管由所述第一NMOS晶体管从所述静电放电事件保护。

[0112] 根据一些实施例，所述的静电放电电路，还包括：两个高通滤波电路，在静电放电事件期间分别可操作地耦合到所述两个单栅氧化层静电放电控制电路以设定所述第一节点至中间电压电平与所述第三节点至低电压电平。

[0113] 根据一些实施例，其中所述两个高通滤波电路每个包括电阻部件和电容部件。

[0114] 根据一些实施例，每个所述两个高通滤波电路中的所述电容部件都可以是配置为电容器的单栅氧化层MOS组件。

[0115] 根据一些实施例，每个所述两个高通滤波电路中的所述电阻部件对所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路设置所述第一电压。

[0116] 在另一个实施例中，一种用于控制静电放电的方法(静电放电电路具有单栅氧化层半导体器件，包括：通过至少两个高通滤波电路检测静电放电脉冲信号；将第一节点充电；将第二节点和第三节点充电；并将第四节点和第五节点充电以导通第一NMOS晶体管和第二NMOS晶体管以放电静电放电讯号。

[0117] 根据一些实施例，其中所述充电所述第一节点到所述中间电压电平由分压电路可操作地控制。

[0118] 根据一些实施例，其中所述分压电路包括至少两个电阻，串联连接在第一总线和第二总线之间。

[0119] 根据一些实施例，其中所述充电所述第二节点和所述第三节点由第一高通滤波电路和第二高通滤波电路可操作地控制。

[0120] 根据一些实施例，所述充电所述第四节点和所述第五节点由第一单栅氧化层静电放电控制电路和第二单栅氧化层静电放电控制电路可操作地控制。

[0121] 根据一些实施例，其中所述第一单栅氧化层静电放电控制电路和所述第二单栅氧化层静电放电控制电路各自包括具有栅极厚度的单栅氧化层装置，其中所述栅极厚度等于或小于3纳米。

[0122] 然而，在另一个实施例中，一种电源开关电路，其特征在于，包括：分压器电路，可操作地耦合至在第一电压的第一总线和在第二电压的第二总线，其中分压器电路可操作地配置以提供第三电压；至少两个电平转换器电路，其中第一电平转换器电路在所述第二电压至所述第三电压之间的第一电压供应范围操作，第二电平转换器电路在所述第三电压至所述第一电压之间的第二电压供应范围操作；至少两个驱动器缓冲电路耦合至所述至少一个对应的电平转换器电路；至少一个输出缓冲电路耦合至所述至少两个驱动器缓冲电路以提供电源开关输出电压，其中所述至少两个电平转换器电路，所述至少两个驱动器缓冲电路和所述输出缓冲电路各包括多个单栅氧化层装置。

[0123] 根据一些实施例，所述分压器电路包括至少两个电阻串连在所述第一总线和所述第二总线之间。

[0124] 根据一些实施例，其中所述至少两个驱动器缓冲电路更包括多个反相器，其中所述多个反相器各自在与所述至少一个对应的电平转换器相同的电源电平范围中操作。

[0125] 根据一些实施例，其中所述多个单栅氧化层装置具有相同的栅极氧化层厚度。

[0126] 根据一些实施例，其中所述第一电平转换器更包括电压跟踪器，其中所述电压跟踪器被配置为保护。

[0127] 前面概述了几个实施例的特征，使得本领域普通技术人员可以更好地理解本揭露的方面。本领域技术人员应该理解，他们可以容易地使用本揭露作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这种等同结构不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变，替换和变更。

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静电放电电路及其控制方法、电源开关电路

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