高分辨率FET VDS零伏交叉定时检测方案
专利汇可以提供高分辨率FET VDS零伏交叉定时检测方案专利检索，专利查询，专利分析的服务。并且在用于检测 场效应晶体管 中的零伏交叉的方法和设备中，比较器(200)将所述晶体管的漏极到源极 电压 (Vds)与 阈值 电压(VTH-ds)进行比较。将所述晶体管的栅极电压 信号 (Vgs)提供到所述比较器(200)的时钟输入，使得使用所述栅极电压信号(Vgs)将比较的结果 锁 存到所述比较器(200)的输出。基于所述比较器(200)输出的值相对于所述晶体管执行控制功能。，下面是高分辨率FET VDS零伏交叉定时检测方案专利的具体信息内容。
1.一种用于控制具有栅极、漏极和源极的场效应晶体管的控制模块，所述控制模块包括：
比较器，其可操作以接收所述晶体管的漏极到源极电压且将其与阈值电压进行比较，所述比较器包括可操作以接收所述晶体管的栅极电压的时钟输入，其中使用所述所接收栅极电压将所述比较的结果锁存到所述比较器的输出；以及
控制电路，其可操作以接收所述比较器输出且基于所述比较器输出的值相对于所述晶体管执行控制功能。
2.根据权利要求1所述的控制模块，其中所述比较器包括：
第一输出，其被配置成提供指示所述栅极电压在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管的on-late旗标，其中使用所述所接收栅极电压的上升沿将所述比较的结果锁存到所述比较器的所述第一输出；以及
第二输出，其被配置成提供指示所述栅极电压在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管的off-late旗标，其中使用所述所接收栅极电压的下降沿将所述比较的结果锁存到所述比较器的所述第二输出。
3.根据权利要求2所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
4.根据权利要求3所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的所述值调整驱动所述晶体管的栅极驱动器信号的上升沿的定时，且基于所述off-late旗标的所述值调整所述栅极驱动器信号的下降沿的定时。
5.根据权利要求3所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的所述值调整用于产生驱动所述晶体管的栅极驱动器信号的脉宽调制PWM信号的上升沿的定时，且基于所述off-late旗标的所述值调整所述PWM信号的下降沿的定时。
6.根据权利要求5所述的控制模块，其中所述控制电路可操作以对多个PWM循环上的所述on-late旗标的所述值求平均，并对多个PWM循环上的所述off-late旗标的所述值求平均，且基于所述on-late旗标的平均值调整所述PWM信号的所述上升沿的所述定时，并基于所述off-late旗标的平均值调整所述PWM信号的所述下降沿的所述定时。
7.一种用于控制具有栅极、漏极和源极的场效应晶体管的控制模块，所述控制模块包括：
漏极到源极电压比较器，其可操作以接收所述晶体管的漏极到源极电压(Vds)且将其与Vds阈值进行比较，所述Vds比较器具有至少一个被配置成提供Vds边沿转变信号的输出，所述Vds边沿转变信号指示Vds与所述Vds阈值交叉；
栅极到源极电压比较器，其可操作以接收所述晶体管的栅极到源极电压(Vgs)且将其与Vgs阈值进行比较，所述Vgs比较器具有至少一个被配置成提供Vgs边沿转变信号的输出，所述Vgs边沿转变信号指示Vgs与所述Vgs阈值交叉；以及
至少一个锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收Vds边沿转变信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收Vgs边沿转变信号，使得所述Vgs边沿转变信号用以将所述Vds边沿转变信号锁存到所述锁存器输出。
8.根据权利要求7所述的控制模块，其进一步包括延迟-匹配模块，所述延迟-匹配模块可操作地耦合以从所述Vds比较器接收所述Vds边沿转变信号并从所述Vgs比较器接收所述Vgs边沿转变信号，将匹配延迟施加到所述Vds边沿转变信号和所述Vgs边沿转变信号中的至少一个，以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，且将经过延迟调整的Vds边沿转变信号提供到所述至少一个锁存元件的所述数据输入，并将经过延迟调整的Vgs边沿转变信号提供到所述至少一个锁存元件的所述时钟输入。
9.根据权利要求7所述的控制模块，其进一步包括控制电路，所述控制电路可操作以接收所述至少一个锁存元件的所述输出，且基于所述至少一个锁存元件的所述输出的值相对于所述晶体管执行控制功能。
10.根据权利要求7所述的控制模块，其中所述至少一个锁存元件包括至少一个D触发器。
11.根据权利要求7所述的控制模块，其中：
所述Vds比较器包括第一和第二输出，所述第一输出被配置成提供指示Vds上升到所述Vds阈值以上的Vds上升沿信号，所述第二输出被配置成提供指示Vds下降到所述Vds阈值以下的Vds下降沿信号；以及
所述Vgs比较器包括第一和第二输出，所述第一输出被配置成提供指示Vgs上升到所述Vgs阈值以上的Vgs上升沿信号，所述第二输出被配置成提供指示Vgs下降到所述Vgs阈值以下的Vgs下降沿信号。
12.根据权利要求11所述的控制模块，其中所述至少一个锁存元件包括：
第一锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收所述Vds下降沿信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收所述Vgs上升沿信号，使得所述Vgs上升沿信号用以将所述Vds下降沿信号锁存到所述锁存器输出，所述锁存器输出因此充当on-late旗标，所述on-late旗标指示所述Vgs信号在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管；以及
第二锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收所述Vds上升沿信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收所述Vgs下降沿信号，使得所述Vgs下降沿信号用以将所述Vds上升沿信号锁存到所述锁存器输出，所述锁存器输出因此充当off-late旗标，所述off-late旗标指示所述Vgs信号在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管。
13.根据权利要求12所述的控制模块，其进一步包括控制电路，所述控制电路可操作以接收所述on-late旗标和所述off-late旗标，且基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
14.根据权利要求12所述的控制模块，其进一步包括：
第一延迟匹配元件，其可操作以将匹配延迟施加到所述Vds上升沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vds上升沿信号提供到所述第二锁存元件的所述数据输入；
第二延迟匹配元件，其可操作以将匹配延迟施加到所述Vds下降沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vds下降沿信号提供到所述第一锁存元件的所述数据输入；
第三延迟匹配元件，其可操作以将匹配延迟施加到所述Vgs下降沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vgs下降沿信号提供到所述第二锁存元件的所述时钟输入；以及
第四延迟匹配元件，其可操作以将匹配延迟施加到所述Vgs上升沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vgs上升沿信号提供到所述第一锁存元件的所述时钟输入。
15.一种控制场效应晶体管的方法，其包括：
利用比较器将所述晶体管的漏极到源极电压与阈值电压进行比较；
将所述晶体管的栅极电压信号提供到所述比较器的时钟输入，使得使用所述栅极电压信号将所述比较的结果锁存到所述比较器的输出；以及
基于所述比较器输出的值执行相对于所述晶体管执行控制功能。
16.根据权利要求15所述的方法，其进一步包括：
在所述比较器的第一输出处提供on-late旗标，所述on-late旗标指示所述栅极电压信号在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管；
在所述比较器的第二输出处提供off-late旗标，所述off-late旗标指示所述栅极电压信号在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管；
响应于在所述时钟输入处接收到所述栅极电压信号的上升沿将所述比较的结果锁存到所述比较器的所述第一输出；以及
响应于在所述时钟输入处接收到所述栅极电压信号的下降沿将所述比较的结果锁存到所述比较器的所述第二输出。
17.根据权利要求16所述的方法，其中所述执行控制功能包括基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
18.根据权利要求17所述的方法，其中所述执行控制功能包括基于所述on-late旗标的所述值调整驱动所述晶体管的栅极驱动器信号的上升沿的定时，以及基于所述off-late旗标的所述值调整所述栅极驱动器信号的下降沿的定时。
19.根据权利要求18所述的方法，其中所述执行控制功能包括基于所述on-late旗标的所述值调整用于产生驱动所述晶体管的栅极驱动器信号的脉宽调制PWM信号的上升沿的定时，以及基于所述off-late旗标的所述值调整所述PWM信号的下降沿的定时。
20.根据权利要求19所述的方法，其中所述执行控制功能包括在多个PWM循环上对所述on-late旗标的所述值求平均，在多个PWM循环上对所述off-late旗标的所述值求平均，基于所述on-late旗标的平均值调整所述PWM信号的所述上升沿的所述定时，以及基于所述off-late旗标的平均值调整所述PWM信号的所述下降沿的所述定时。
高分辨率FET VDS零伏交叉定时检测方案
背景技术
传统零电压交叉检测方法采用具有极少延迟的非常快速的比较器和栅极驱动器。然而，典型的比较器延迟已经超过前述纳秒范围。
发明内容
具体实施方式
延迟元件435-450中的每一个还包含用于接收规定待由对应延迟元件引入的延迟量的修整值的修整输入(未图示)。这些修整值可通过可包含测试的各种方法在制造期间或之后确定。在说明性实施例中，修整值存储在非易失性存储器中。以此方式，延迟匹配/修整模块
430可补偿Vds比较器410和Vgs比较器420中固有的延迟。在说明性实施例中，延迟匹配/修整模块430还补偿控制栅极-驱动器电路的PWM信号改变状态的时间和栅极电压响应于此而改变的时间之间存在的延迟。
450的修整值限定。所述修整值基于如在制造期间和之后经由测试和其它手段说明性地确定的比较器410和420中的每一个中固有的延迟量。被称作FALL_P_DLY的延迟元件440的输出构成FALL_P信号的延迟调整型式，且被称作ON_CLK_DLY的延迟元件450的输出构成ON_CLK信号的延迟调整型式。根据所实施的延迟调整，FALL_P_DLY信号在时间t6处变高且ON_CLK_DLY信号在时间t7处变高。FALL_P_DLY信号被提供给输出锁存器和平均逻辑模块460的D触发器470，且ON_CLK_DLY信号被提供给D触发器470的时钟输入。因此，当ON_CLK_DLY信号在时间t7处变高时，D输入处的值锁存到触发器的Q输出，这提供ON_LATE旗标。因为FALL_P_DLY信号在时间t7处为高，所以ON_LATE旗标相应地变高。归因于D触发器460中固有的小延迟，ON_LATE在时间t8处变高，从而反映Vgs信号变高的事实，借此推迟(即，在漏极到源极电压Vds下降到VTH-ds以下之后)接通晶体管。
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