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用于图形加速器的高带宽、低时延、等时结构

阅读：911发布：2020-05-11

专利汇可以提供用于图形加速器的高带宽、低时延、等时结构专利检索，专利查询，专利分析的服务。并且提供了用于低时延高带宽图形加速器管芯和存储器系统的技术。在示例中，图形加速器管芯可以包括：用于存储图形信息的多个存储器块，被配置为请求和接收来自多个存储器块的图形信息以供传送到显示器的显示引擎，被配置为生成图形信息并且将图形信息传送到多个存储器块的图形引擎，以及被配置为仲裁对图形信息的传送和接收的高带宽低时延等时结构。，下面是用于图形加速器的高带宽、低时延、等时结构专利的具体信息内容。

权利要求

1.一种图形存储器电路，包括：
第一存储器电路；
第一存储器控制器，其被配置为接收读取请求和写入请求，响应于所述读取请求而从所述第一存储器电路取回数据，并且响应于所述写入请求而将数据传送到所述第一存储器电路；
第一存储器代理电路，其被配置为对来自耦合到显示引擎的第一等时桥电路的所述读取请求和从图形引擎接收到的所述写入请求进行中继，其中，所述读取请求能够包括等时读取请求；以及
第一等时接口，其耦合到所述存储器代理电路，所述等时接口被配置为响应于所述等时读取请求而启用等时传送模式，所述等时传送模式被配置为以比在所述第一存储器代理电路处接收到的其他读取请求和所述写入请求高的优先级来传送所述等时读取请求所请求的图形信息。
2.根据权利要求1所述的图形存储器电路，其中，所述第一存储器电路和所述第一存储器控制器形成高带宽存储器(HBM)结构。
3.根据权利要求1所述的图形存储器电路，其中，所述第一存储器电路通过多个通道耦合到所述第一存储器控制器。
4.根据权利要求3所述的图形存储器电路，其中，所述多个通道的组合的存取速度具有高达128千兆字节每秒的带宽。
5.根据权利要求1所述的图形存储器电路，其中，所述第一等时接口被配置为允许所述图形信息从所述第一存储器电路到所述第一等时桥的传送，而不会由于来自所述图形引擎的所述写入请求中的一个写入请求而中断。
6.根据权利要求1所述的图形存储器电路，包括所述第一等时桥，所述第一等时桥被配置为接收所述读取请求，并且执行散列算法例程，以确定是否将所述读取请求传递到所述第一存储器代理。
7.根据权利要求5所述的图形存储器电路，包括耦合到所述显示引擎和所述图形引擎的多个存储器块；并且
其中，所述多个存储器块中的第一存储器块包括所述第一存储器电路、所述第一存储器控制器、所述第一存储器代理、所述第一等时接口以及所述第一等时桥。
8.根据权利要求7所述的图形存储器电路，其中，所述多个存储器块包括2N个存储器块；
并且
其中，N是大于2的整数。
9.一种方法，包括：
从第一显示引擎管线和第二显示引擎管线接收针对图形信息的多个高优先级请求；
响应于所述多个高优先级请求中的一个高优先级请求，向等时路由器发出存储器读取请求；
从所述等时路由器接收一个或多个分组中的所述图形信息；
从所述一个或多个分组中对所述图形信息进行解包；
合并与所述多个高优先级请求中的对应高优先级请求相关联的所述图形信息；以及将所述图形信息传送到所述第一管线和所述第二管线中的一个。
10.根据权利要求9所述的方法，包括识别和存储对所述多个高优先级请求中的每个高优先级请求的指示。
11.根据权利要求10所述的方法，其中，合并与所述多个高优先级请求中的对应高优先级请求相关联的所述图形信息包括使用所述指示中的一个或多个指示来识别所述对应高优先级请求。
12.根据权利要求9所述的方法，其中，发出所述存储器读取请求包括对所述存储器读取请求进行打包。
13.根据权利要求9所述的方法，其中，接收所述图形信息包括以高达128千兆字节每秒的速率来接收所述图形信息。
14.根据权利要求9所述的方法，其中，传送所述图形信息包括将所述图形信息传送到所述第一管线和所述第二管线中的与所述对应高优先级请求相关联的管线。
15.一种图形加速器管芯，包括：
多个存储器块，其用于存储图形信息；
显示引擎，其被配置为请求和接收来自所述多个存储器块的所述图形信息，以供传送到显示器；
图形引擎，其被配置为生成所述图形信息，并且将所述图形信息传送到所述多个存储器块；以及
高带宽低时延等时结构，其被配置为仲裁对所述图形信息的传送和接收；并且其中，在第一模式下，所述图形信息能够在所述显示引擎处以85千兆字节每秒(GBytes/sec)或更快地被接收。
16.根据权利要求15所述的图形加速器管芯，其中，所述图形信息能够在所述显示引擎处以128千兆字节每秒(GBytes/sec)或更快地被接收。
17.根据权利要求15所述的图形加速器管芯，包括快速外围组件互连(PCIe)根复合体，其被配置为将所述显示引擎耦合到主机计算机。
18.根据权利要求15所述的图形加速器管芯，其中，所述显示引擎被配置为提供针对双
8K监视器的显示信令。
19.根据权利要求15所述的图形加速器管芯，其中，所述多个存储器块中的每个存储器块包括：
等时桥，其耦合到所述显示引擎；
高带宽存储器(HBM)电路，其包括存储器控制器，所述存储器控制器被配置为接收读取请求和写入请求，响应于所述读取请求而从所述HBM电路的存储器电路取回信息，并且响应于所述写入请求而将信息传送到所述存储器电路；
存储器代理电路，其被配置为将来自所述等时桥的所述读取请求和从图形引擎接收到的所述写入请求中继到所述HBM电路，其中，所述读取请求能够包括等时读取请求；以及等时接口，其耦合在所述存储器代理与所述等时桥之间，所述等时接口被配置为响应于所述等时读取请求而启用等时传送模式，所述等时传送模式被配置为以比其他读取请求高并且比所述写入请求高的优先级来传送所述等时读取请求所请求的图形信息。
20.根据权利要求15所述的图形加速器管芯，其中，所述高带宽低时延等时结构包括：
等时代理，其被配置为从所述显示引擎的一个或多个管线接收读取请求；以及等时路由器，其用于将所述读取请求中继到所述多个存储器块；并且
其中，所述等时代理还被配置为：筛选所述读取请求以防止对安全存储器的未授权存取，将关于每个读取请求的跟踪信息存储到飞行中阵列中，使用所述跟踪信息来合并所取回的图形信息以供递送到所述显示引擎，并且使用所述跟踪信息在所述一个或多个管线中的对应于相应读取请求的管线处提供从所述多个存储器块取回的所述图形信息。

说明书全文

用于图形加速器的高带宽、低时延、等时结构

技术领域

[0001] 本文档总体地而非通过限制的方式涉及存储器电路，并且更具体地涉及用于图形存储器电路的等时技术。

背景技术

[0002] 在处理系统中，某些设备具有预期的性能标准。通过在足够量的时间内从存储器取回所请求的数据以便不中断请求设备的操作，可以满足这些性能标准。图形加速器是这种类型的设备：其中通过从存储器取回图形数据无法维持性能标准可能中断针对用户的视觉显示连续性，并且不利地影响用户体验。附图说明

[0003] 在不一定按比例绘制的附图中，相同的附图标记可以描述不同视图中的类似组件。具有不同字母后缀的相同附图标记可以表示类似组件的不同实例。在附图的图中，通过示例而非限制的方式示出了一些实施例，其中：

[0004] 图1总体上示出了包括示例等时结构的系统。

[0005] 图2总体上示出了示例高带宽等时代理的细节图。

[0006] 图3总体上示出了显示引擎、等时结构以及图形存储器电路之间的示例等时请求交互的时间线图。

[0007] 图4示出了其上可以执行本文所讨论的技术(例如，方法)中的任何一种或多种的示例机器的框图。

[0008] 图5示出了描绘包括示例图形加速器的电子设备(例如，系统)的示例的系统级图。

具体实施方式

[0009] 下面的说明书和附图充分地说明了特定实施例，以使得本领域技术人员能够对其进行实践。其他实施例可以包含结构变化、逻辑变化、电气变化、过程变化和其他变化。一些实施例的部分和特征可以包括在其他实施例的部分和特征中，或者替换为其他实施例的部分和特征。权利要求中阐述的实施例包含这些权利要求的所有可用的等同物。

[0010] 本发明人已经认识到用于多个管线图形加速器的等时网格架构，然而，等时网格可以用于其中及时数据取回可以改进处理系统的操作或者可以提供增强的用户体验的其他处理应用。这样的系统可以包括但不限于导航、跟踪、模拟、游戏、预测、分析或其组合。

[0011] 图1总体上示出了包括示例等时结构104的系统100。在某些示例中，系统100是图形加速器管芯。系统100可以包括显示引擎101、图形引擎102、图形存储器电路103以及等时结构104。图形引擎102除其他之外可以响应各种输入而进行二维或三维渲染，并且向图形存储器电路103提供图形信息。显示引擎101可以经由等时结构104从图形存储器电路103接收图形信息，并且可以将图形信息转换为显示信息或显示信号以供输出到一个或者多个物理显示器或监视器(未示出)。

[0012] 图形存储器电路103可以包括存储器的一个或多个块或列。每个块可以包括存储器代理电路105、存储器控制器106以及存储器电路107。在某些示例中，图形存储器电路103可以是高带宽存储器(HBM)系统。在一些示例中，用于存储器的每个块的存储器控制器106可以提供多于一个的通道，以用于与对应的存储器电路107相接合或传送数据。在某些示例中，存储器控制器106或存储器的块的复用器(未示出)可以管理存储器控制器106的多个通道和存储器代理电路105的第一通信通道的信息流动。在某些示例中，存储器代理电路105的第一通信通道可以与存储器控制器106的多个通道的组合宽度一样宽。在所示的示例中，存储器控制器106的两个通道中的每个通道都是16位宽的，并且以2千兆字节/秒(Gb/sec)操作。存储器代理电路105的第一通信通道可以是32位宽的，并且可以以2Gb/sec操作。在一些示例中，图形存储器电路103可以包括2N个存储器块或更多而不脱离本主题的范围，其中N是大于2的整数。

[0013] 等时结构104可以针对显示引擎101提供非常高速的图形信息取回。在某些示例中，在例如经由来自显示引擎101的读取请求进行请求时，等时结构104可以以128千兆字节每秒或更高的带宽从图形存储器电路103取回图形信息。在一些示例中，等时结构104可以从图形存储器电路103取回图形信息，图形存储器电路103可以在请求时以128千兆字节每秒的带宽提供不中断的数据块。与常规的图形加速器能力相比，以如此高的速度并且以中断的方式向显示引擎101提供对图形信息的存取可以允许图形加速器管芯或系统100提供平滑、不中断的、高分辨率视频回放。等时结构104可以包括高带宽等时代理110，包括用于存储器的块或列中的每个的等时路由器111和等时桥电路112的等时路由器系统，以及用于每个存储器块的每个存储器代理电路105的等时接口113。

[0014] 等时路由器系统可以解码从高带宽等时代理110接收到的对齐地址请求，并且可以将每个请求路由到图形存储器电路103的多个存储器块中的一个存储器块。在某些示例中，路由功能可以基于被配置用于图形存储器电路103的存储器地址散列算法。一旦每个请求被路由到存储器块，等时接口113就可以优先化针对对应存储器代理电路105的请求。存储器代理电路105可以从数据引擎101或图形引擎102接收针对存储器活动的请求，并且可以将请求中继到存储器控制器106并且将数据中继到存储器代理电路105。来自显示引擎101的一些读取请求可以是等时读取请求。等时请求是时间关键的。响应于等时读取请求，等时接口113可以在等时传送模式下与存储器代理电路105协作地工作，以将请求中继到存储器控制器106，给予请求最高优先级，并且不允许对与请求相关联的图形信息的取回或传送因例如来自图形引擎102的写入请求而中断。

[0015] 在某些示例中，高带宽等时代理110可以从显示引擎101的一个或多个管线115、116接收图形信息请求，创建针对请求的跟踪条目，将请求转换为存储器请求，接收与每个存储器请求相关联的图形信息，使用跟踪条目对与每个图形信息请求相关联的图形信息进行聚合，并且将聚合的图形数据流送到显示引擎101的恰当的管线115、116。在某些示例中，高带宽等时代理110可以以128Gbyte/sec的带宽来接收和传送等时图形信息。

[0016] 在某些示例中，系统100可以与主机(未示出)相接合。在一些示例中，系统100可以包括快速外围组件互连(PCIe)根复合体117以与主机相接合。PCIe根复合体117可以经由主要扩展结构(PSF)118与系统100的其他组件进行通信。这样的其他组件可以包括但不限于显示引擎101、图形引擎102或其组合。在某些示例中，显示引擎101可以包括一个或多个端口(未示出)以向物理显示器或监视器提供显示信息。在一些示例中，一个或多个端口可以包括对高分辨率、高动态范围、双8K60工作负载的支持。

[0017] 图2总体上示出了示例高带宽等时代理210的细节图。高带宽等时代理210可以包括显示引擎接口电路221、处理电路222以及路由器接口电路223。在某些示例中，显示引擎接口电路221可以包括一个或多个显示引擎管线收发器电路224、225。每个显示引擎管线收发器电路224、225可以从显示引擎201接收针对图形信息的请求，并且可以向显示引擎201提供所请求的图形信息或状态信息。在某些示例中，显示引擎201的每个管线215、216可以独立操作。

[0018] 路由器接口电路223可以向等时路由器系统(图1；111、112、113)提供存储器请求，并且从等时路由器系统接收图形数据。在某些示例中，路由器接口电路223可以包括用于缓冲来自每个管线的存储器请求的请求栈226、227，以及用于将来自多个管线215、216的存储器请求路由到单个路由器处理路径229的复用器228。在某些示例中，请求栈可以是先进先出(FIFO)栈结构。在某些示例中，路由器接口电路223可以从等时路由器系统接收图形信息到达接收栈230以供递送到处理电路222。在某些示例中，接收栈230可以是FIFO栈结构。

[0019] 高带宽等时代理210的处理电路222可以包括用于每个显示引擎管线215、216的请求处理路径231、232，以及用于将所取回的图形信息递送到适当的显示引擎管线215、216的数据处理路径233。每个请求处理路径231、232可以包括可选的安全性检查电路234、可选的读取跟踪器电路235、飞行中(in-flight)阵列236、存储器打包器237以及存储器请求栈238。可选的安全性检查电路234可以针对受保护的存储器区域对从显示引擎201接收到的请求的存储器位置进行评估。如果请求未能提供有效凭证以对受保护的存储器区域进行存取，则安全性检查电路234可以停止使请求进一步经过请求处理路径231、232。在一些示例中，如果请求未能提供有效凭证以对受保护的存储器区域进行存取，则安全性检查电路234可以向显示引擎201提供对请求失败的指示。

[0020] 在某些示例中，每个请求可以请求有限的图形信息区块，例如，但不限于64字节的图形信息区块。这些请求可以由显示引擎201发出，而与按时间相邻的请求没有任何特定时间或顺序次序关系。读取跟踪器电路235可以针对时间或顺序次序关系对于传入的请求进行评估和分析，并且可以向请求提供对次序关系的指示。这种指示可以用于将请求优先化，调度请求，对所取回的图形信息进行聚合，或其组合。在某些示例中，对次序关系的指示以及请求的参数可以存储在飞行中阵列电路236中，并且在对图形信息进行聚合期间被取回以供递送到显示引擎201。

[0021] 存储器打包器237可以将请求从请求协议转换为存储器请求协议。数据处理栈238可以缓冲针对路由器接口电路223的存储器请求。

[0022] 高带宽等时代理210的处理电路的数据处理路径233可以包括输入栈240、解包器电路241、合并电路242以及复用器243。输入栈240可以缓冲从图形存储器电路(图1；103)取回的传入的图形信息。解包器电路241可以将所取回的数据的分组从图形存储器电路使用的格式转换为与对图形信息进行聚合兼容的格式，以供递送到显示引擎201。合并电路242可以使用与传入的图形信息的分组一起接收的信息和从飞行中阵列236取回的信息对与对应请求相关联的图形信息块进行聚合。在某些示例中，合并电路242可以在对其他图形信息进行聚合之前对最时间关键的图形信息进行聚合。另外，合并电路242可以控制复用器243，以将聚合的图形信息提供给显示引擎201的适当的管线215、216。在某些示例中，合并电路242可以使用存储在飞行中阵列236中的信息来确定适当的显示引擎管线215、216，或者合并电路242可以使用与图形信息一起接收的信息来确定适当的显示引擎管线215、216。

[0023] 在某些示例中，高带宽等时代理210的路由器接口电路223可以具有与高带宽等时代理210的显示引擎接口电路221和处理电路222的时钟或时钟信号不同的时钟或时钟信号。在一些示例中，路由器接口电路223的时钟信号的频率可以以比显示引擎接口电路221和处理电路222的时钟信号高的频率进行操作。在一些示例中，路由器接口电路223的时钟信号的频率可以是显示引擎接口电路221和处理电路222的时钟信号的频率的两倍。例如，显示器可以能够以高达85Gb/sec的带宽从等时代理接收图形信息，并且等时结构能够以高达128Gb/sec的带宽提供图形信息。

[0024] 图3总体上示出了显示引擎、等时结构以及图形存储器电路之间的示例等时请求交互的时间线图。在301处，可以在高带宽等时代理(ISO代理)处接收请求。高带宽等时代理可以同时从多于一个显示引擎管线接收请求。高带宽等时代理可以处理每个请求，并且可以将存储器请求传送到等时路由系统。在303处，可以在路由系统的等时路由器处接收存储器请求，并且在305处，可以进一步将存储器请求传递到多个等时桥电路中的一个。每个等时桥电路可以耦合到存储器的对应的块或列，并且可以确定存储器请求是否寻求存储在对应存储器块内的图形信息。在307处，在确定存储器请求寻求相关联的存储器块内的数据后，可以将存储器请求传递到相关联的存储器块的存储器代理电路，并且在该存储器代理电路处接收存储器请求。存储器代理电路可以包括可以接收每个存储器请求的等时接口，并且如果请求是时间关键的或者被标记为等时请求，则可以防止存储器代理电路中断存储器的块的存储器控制器，直到请求已经得以满足。

[0025] 在309处，可以将存储器请求传递到存储器控制器。在311处，可以从存储器电路取回请求的图形信息，并将请求的图形信息从存储器控制器传递到存储器代理电路。在某些示例中，图形信息可以以组块的形式从存储器电路取回，并且在存储器代理电路处聚合成连续的图形数据块。在313处，连续的图形数据块可以从等时代理传递到等时桥电路。在315处，连续的图形信息块可以从等时桥电路传递到等时路由器。在317处，连续的图形信息块可以从等时路由器传递到高带宽等时代理。在319处，如上面讨论的，连续的图形信息块可以从存储器协议转换为显示引擎协议，可以与关于发起对图形信息的取回的对应显示引擎请求的恰当识别信息聚合，并且可以被路由到恰当的显示引擎管线。在某些示例中，包括高带宽等时代理、等时路由系统以及到存储器代理电路的等时接口的等时结构可以以128Gbytes/sec的带宽取回图形信息。在某些示例中，可以通过以2GHz提供64字节的图形信息来满足每个存储器请求。在一些示例中，存储器电路和存储器控制器可以使用多个通道各自以2GHz的带宽提供4个16字节的区块。

[0026] 图4示出了其上可以执行本文所讨论的技术(例如，方法)中的任何一种或多种的示例机器400的框图。在替代实施例中，机器400可以作为独立设备操作，或者可以连接(例如，联网)到其他机器。在联网的部署中，机器400可以在服务器机器、客户端机器的容量中运行，或者在服务器-客户端网络环境两者中运行。在示例中，机器400可以用作对等(P2P)(或其他分布式的)网络环境中的对等机器。如本文所使用的，对等指代直接在两个设备之间的数据链路(例如，其不是中心和轮辐拓扑)。因此，对等联网使用对等数据链路与一组机器联网。机器400可以是单板计算机、集成电路封装、片上系统(SOC)、个人计算机(PC)、平板式PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络装置、网络路由器、交换机或网桥，或者能够执行指定要由该机器采取的动作的指令(顺序的或以其他方式的)的任何机器。此外，虽然仅示出了单个机器，但是术语“机器”还应被视为包括单独或联合执行一组(或多组)指令以执行本文所讨论的方法中的任何一种或多种方法的任何机器集合，例如，云计算、软件即服务(SaaS)、其他计算机集群配置。

[0027] 如本文描述的示例可以包括逻辑或多个组件或机制，或者可以由逻辑或多个组件或机制来操作。电路系统是在包括硬件(例如，简单电路、门、逻辑等)的有形实体中实现的电路的集合。电路系统成员关系可能随着时间和基本硬件可变性而变化。电路系统包括在操作时可以单独地或组合地执行指定操作的成员。在示例中，电路系统的硬件可以被不变地设计成执行特定的操作(例如，硬连线)。在示例中，电路系统的硬件可以包括可变地连接的物理组件(例如，执行单元、晶体管、简单电路等)，其包括物理地修改(例如，对不变质量的粒子的磁性地、电地可移动放置等)以对特定操作的指令进行编码的计算机可读介质。在连接物理组件时，硬件构成部分的基本电气属性改变，例如，从绝缘体变为导体，反之亦然。该指令使得嵌入式硬件(例如，执行单元或加载机制)能够经由可变连接来创建硬件中的电路系统的成员，以在操作时执行特定操作中的部分。因此，当设备操作时，计算机可读介质通信地耦合到电路系统的其他组件。在示例中，物理组件中的任何物理组件可以用于多于一个电路系统的多于一个成员中。例如，在操作下，执行单元可以在一个时间点时用于第一电路系统的第一电路中并且由第一电路系统中的第二电路重新使用，或者在不同的时间由第二电路系统中的第三电路使用。

[0028] 机器(例如，计算机系统)400可以包括硬件处理器402(例如，中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合)、主存储器404以及静态存储器406，其中的一些或全部可以经由互连(例如，总线)408彼此通信。机器400还可以包括显示单元410(其可以包括或接收来自图形加速器管芯的显示信息，如上面描述的)、字母数字输入设备412(例如，键盘)以及用户接口(UI)导航设备414(例如，鼠标)。在示例中，显示单元410、输入设备412以及UI导航设备414可以是触摸屏显示器。机器400可以另外包括存储设备(例如，驱动单元)416、信号生成设备418(例如，扬声器)、网络接口设备420，以及一个或多个传感器421，例如，全球定位系统(GPS)传感器、罗盘、加速度计或其他传感器。机器400可以包括输出控制器428，例如，串行(例如，通用串行总线(USB)、并行或其他有线或无线(例如，红外(IR)、近场通信(NFC)等)连接以与一个或多个外围设备(例如，打印机、读卡器等)通信或对其进行控制。

[0029] 存储设备416可以包括机器可读介质422，其上存储有本文所描述的技术或功能中的任何一种或多种体现或利用的一组或多组数据结构或指令424(例如，软件)。在指令424由机器400执行期间，指令424还可以完全地或至少部分地驻留在主存储器404内、在静态存储器406内、或在硬件处理器402内。在示例中，硬件处理器402、主存储器404、静态存储器406或存储设备416中的一个或任何组合可以构成机器可读介质。

[0030] 虽然机器可读介质422被示为单个介质，但是术语“机器可读介质”可以包括被配置为存储一个或多个指令424的单个介质或多个介质(例如，集中式或分布式数据库和/或相关联的高速缓存和服务器)。

[0031] 术语“机器可读介质”可以包括任何这样的介质：能够存储、编码或携带用于由机器400执行的指令，并且使得机器400执行本公开的技术中的任何一种或多种技术，或者能够存储、编码或携带由这些指令使用或与这些指令相关联的数据结构。非限制性机器可读介质示例可以包括固态存储器，以及光介质和磁介质。在示例中，大容量机器可读介质包括具有多个具有不变(例如，静止)质量的粒子的机器可读介质。因此，大容量机器可读介质不是暂时性的传播信号。大容量机器可读介质的具体示例可以包括：非易失性存储器，例如，半导体存储器设备(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))和闪速存储器设备；磁盘，例如，内部硬盘和可移除盘；磁光盘；以及CD-ROM和DVD-ROM盘。

[0032] 还可以通过使用传输介质的通信网络426经由网络接口设备420利用多个传送协议(例如，帧中继、互联网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)中的任何一个来发送或接收指令424。示例通信网络可以包括局域网(LAN)、广域网(WAN)、分组数据网络(例如，互联网)、移动电话网络(例如，蜂窝网络)、普通老式电话(POTS)网络和无线数据网络(例如，被称为的电气和电子工程师协会(IEEE)802.11标准系列、被称为的IEEE802.16标准系列)、IEEE 802.15.4标准系列、对等(P2P)网络，以及其他。在示例中，网络接口设备420可以包括用于连接到通信网络
426的一个或多个物理插孔(例如，以太网、同轴或电话插孔)或一个或多个天线。在示例中，网络接口设备420可以包括使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一种技术进行无线通信的多个天线。术语“传输介质”应被视为包括能够存储、编码或携带用于由机器400执行的指令的任何无形介质，并且包括数字或模拟通信信号或促进这种软件的通信的其他无形介质。

[0033] 图5示出了描绘包括具有如本公开中描述的图形加速器管芯的集成电路的电子设备(例如，系统)的示例的系统级图。包括图5以示出可以使用图形加速器管芯的更高级别的设备应用的示例。在一个实施例中，系统500包括但不限于台式计算机、膝上型计算机、上网本、平板电脑、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、智能电话、互联网装置或任何其他类型的计算设备。在一些实施例中，系统500是片上系统(SOC)系统。

[0034] 在一个实施例中，处理器510具有一个或多个处理器核心512和512N，其中512N表示处理器510内的第N个处理器核心，其中N是正整数。在一个实施例中，系统500包括多个处理器，包括510和505，其中处理器505具有与处理器510的逻辑类似或相同的逻辑。在一些实施例中，处理核心512包括但不限于用于获取指令的预取逻辑，用于解码指令的解码逻辑，用于执行指令的执行逻辑等。在一些实施例中，处理器510具有高速缓冲存储器516以对用于系统500的指令和/或数据进行缓存。高速缓冲存储器516可以被组织成包括一级或多级高速缓冲存储器的分层结构。

[0035] 在一些实施例中，处理器510包括存储器控制器514，其可操作以执行使得处理器510能够对存储器530进行存取并与存储器530通信的功能，存储器530包括易失性存储器
532和/或非易失性存储器534。在一些实施例中，处理器510与存储器530和芯片组520耦合。
处理器510还可以耦合到无线天线578，以与被配置为发送和/或接收无线信号的任何设备进行通信。在一个实施例中，用于无线天线578的接口根据但不限于IEEE 802.11标准及其相关系列、家庭插头AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何其他形式的无线通信协议进行操作。

[0036] 在一些实施例中，易失性存储器532包括但不限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其他类型的随机存取存储器设备。非易失性存储器534包括但不限于闪速存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)或任何其他类型的非易失性存储器设备。

[0037] 存储器530存储要由处理器510执行的信息和指令。在一个实施例中，存储器530还可以在处理器510正在执行指令时存储临时变量或其他中间信息。在所示的实施例中，芯片组520经由点对点(PtP或P-P)接口517和522与处理器510连接。芯片组520使得处理器510能够连接到系统500中的其他元件。在示例系统的一些实施例中，接口517和522根据诸如快速路径互连(QPI)等之类的PtP通信协议进行操作。在其他实施例中，可以使用不同的互连。

[0038] 在一些实施例中，芯片组520可操作以与处理器510、505N、显示设备540以及其他设备进行通信，其他设备包括总线桥572、智能TV 576、I/O设备574、非易失性存储器560、存储介质(例如，一个或多个大容量存储设备)562、键盘/鼠标564、网络接口566以及各种形式的消费电子产品577(例如，PDA、智能电话、平板电脑等)等。在一个实施例中，芯片组520通过接口524与这些设备耦合。芯片组520还可以耦合到无线天线578，以与被配置为发送和/或接收无线信号的任何设备进行通信。

[0039] 芯片组520经由接口526连接到显示设备540。在某些示例中，芯片组520可以包括如上面描述的图形加速器管芯。显示器540可以是例如液晶显示器(LCD)、等离子显示器、阴极射线管(CRT)显示器、双高分辨率8k60监视器或任何其他形式的视觉显示设备。在示例系统的一些实施例中，处理器510和芯片组520合并到单个SOC中。另外，芯片组520连接到一个或多个总线550和555，其互连以下各种系统元件：例如，I/O设备574、非易失性存储器560、存储介质562、键盘/鼠标564以及网络接口566。总线550和555可以经由总线桥572互连在一起。

[0040] 在一个实施例中，大容量存储设备562包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口566由任何类型的公知网络接口标准实现，包括但不限于以太网接口、通用串行总线(USB)接口、快速外围组件互连(PCI)接口、无线接口和/或任何其他合适类型的接口。在一个实施例中，无线接口根据但不限于IEEE 802.11标准及其相关系列、家庭插头AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议进行操作。

[0041] 虽然图5中所示的模块被描绘为系统500内的单独的块，但是这些块中的一些块执行的功能可以集成在单个半导体电路内，或者可以使用两个或更多个单独的集成电路来实现。例如，虽然高速缓冲存储器516被描绘为处理器510内的单独的块，但是高速缓冲存储器516(或516的所选方面)可以并入处理器核心512中。

[0042] 附加说明

[0043] 上文的具体实施方式包括对附图的参考，附图形成具体实施方式的一部分。附图通过图示的方式示出了其中可以实践本发明的具体实施例。这些实施例在本文中还被称为“示例”。这些示例可以包括除了所示出或所描述的元素之外的元素。然而，本发明人还设想仅提供所示出或所描述的这些元素的示例。此外，本发明人还设想关于特定示例(或其一个或多个方面)或者关于本文所示出或所描述的其他示例(或其一个或多个方面)使用所示出或所描述的这些元素(或其一个或多个方面)的任何组合或置换的示例。

[0044] 在本文档中，如专利文档中常见的，使用术语“一(a)”或“一个(an)”来包括一个或多于一个，独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文档中，除非另作说明，否则使用术语“或”来指代非排他性的或，从而“A或B”包括“A而非B”、“B而非A”以及“A和B”。在本文档中，术语“包括(including)”和“其中(in which)”用作相应的术语“包含(comprising)”和“其中(wherein)”的通俗英语等效词。另外，在所附权利要求中，术语“包括”和“包含”是开放式的，即，包括除了在权利要求中的这种术语后列出的那些元素之外的元素的系统、设备、产品、合成物、配方或过程仍被认为落入该权利要求的范围内。此外，在所附权利要求中，术语“第一”、“第二”以及“第三”等仅用作标签，而并非旨在暗示对其对象的数值要求。

[0045] 上面的描述旨在示例性的，而非限制性的。例如，上面描述的示例(或其一个或多个方面)可以与彼此组合地使用。例如，本领域普通技术人员在阅读上面的描述时可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，以便允许读者快速确定技术公开的本质。在理解摘要并非用于解释或限制权利要求的范围或含义的情况下提交摘要。另外，在上面的具体实施方式中，可以将各种特征组合在一起而使得公开内容流畅。这不应被解释为旨在使未要求保护的公开特征对于任何权利要求都是必要的。相反，发明主题可以在于比特定公开的实施例的全部特征少。因此，所附权利要求由此并入具体实施方式中，其中每项权利要求独立地作为单独的实施例，并且设想这些实施例可以以各种组合或置换彼此组合。
应当参考所附权利要求以及这些权利要求在法律上赋予权利的等同内容的完整范围来确定本发明的范围。

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