【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、高性能マルチスレッド・プロセッサ及びマルチプロセッサ集積回路のアーキテクチャ及び設計に関するものである。 【０００２】 【従来の技術】大部分の最新型プロセッサは、いくつかのパイプライン式機能ユニットを具現化している。 典型的なこうした機能ユニットには、レジスタ・オペランド間の整数演算を実施することが可能な整数ユニット、及び、レジスタ・オペランド間の浮動小数点演算を実施することが可能な浮動小数点ユニットが含まれている。 アドレス演算を実施するための専用機能ユニットを設けることもできるし、機械によっては、整数ユニットでこれらの演算を実施可能な場合もある。 機能ユニットによっては、メモリからオペランドを検索するか、または、メモリに結果を記憶する働きをするフェッチ及び格納ユニットを含むことが可能なものもある。 これらの機能ユニットは、本明細書において、リソースと呼ばれる。 【０００３】多くの最新型プロセッサは、２つ以上の機能ユニットにおける動作を同時に指令することが可能である。 この能力を備えたプロセッサには、多くのＶＬＩ
Ｗ（超長命令語）プロセッサ及びアイテニアム（インテル社の商標）・プロセッサが含まれる。 機能ユニットにおける動作の指令プロセスは、命令解読及びディスパッチである。 【０００４】アイテニアム・プロセッサでは、明示的な並列命令集合が利用されるが、この場合、命令は、３つの命令からなる複数グループにパッケージ化され、命令は、同じグループの命令の結果に左右されることが許されず、同じグループの複数命令を同時にディスパッチすることが可能な場合が多い。 アイテニアム・プロセッサ及び他のスーパスカラマシンは、２つ以上の同時命令による動作の同時ディスパッチを可能にするのに十分なリソースを備えており、また、それに十分に複雑な制御を行う。 【０００５】多くの最新型ソフトウェアは、複数プロセッサ・マシンを利用するように書かれている。 このソフトウェアは、一般に、複数スレッドを利用するように書かれている。 ソフトウェアは、また、スレッドに優先順位を付けて、ある特定の時間に、どのスレッドに大部分のリソースが与えられるべきかを決定することが可能な場合も多い。 【０００６】マルチスレッド・プロセッサは、２つ以上の命令ポインタを備え、一般に、２つ以上のレジスタ・
セットを備え、２つ以上の命令ストリームを実行可能なプロセッサである。 例えば、単一パイプライン式実行ユニットがいくつかの命令ストリーム間において時分割されるマシンが知られている。 これらのマシンは、ソフトウェアにとって、複数の独立プロセッサのように見える。 【０００７】単一集積回路上に複数プロセッサを備える、スーパスカラ性能のマシンが知られている。 このタイプのマシンには、アイテニアム、ＩＢＭ Ｐｏｗｅｒ
−４、及び、ＰＡ ８８００といったいくつかの実施例が含まれる。 一般に、これら集積回路上の各プロセッサは、それ自体の実行ユニット・パイプラインのセットを備えている。 実行ユニットの性能及びダイ面積、それ故のそのコストは、一般に、時分割されたマルチスレッド・マシンの場合をはるかに超えることになる。 【０００８】多くの最新型マシンは、いくつかのシステム・デバイスをプロセッサ集積回路に組み込んでいる。
これらのシステム・デバイスには、メモリ・インタフェース・コントローラ、キャッシュ・メモリ・サブシステム、直接メモリ・アクセス（ＤＭＡ）・コントローラ、
ディスク・インタフェース、ディスプレイ・アダプタ、
及び、他の入力／出力（Ｉ／Ｏ）コントローラを含むことが可能である。 【０００９】プロセッサ集積回路において所望されるシステム・デバイスは、集積回路が取り付けられるシステムによって異なる。 例えば、オン・チップ・ディスプレイ・アダプタは、低コスト・システムにおいて多く用いられる可能性があり、一方、外部高性能ディスプレイ・
アダプタは、高性能システムに設けられる可能性がある。 同様に、低コスト・システムは、単一ポートのＩＤ
Ｅディスク・インタフェースを必要とする可能性があり、一方、ハイエンド・システムは、デュアルＳＣＳＩ
ディスク・インタフェース・ポートを必要とする可能性がある。 【００１０】設計サイクルが長期にわたり、高性能プロセッサ集積回路の開発コストが高くつくため、それぞれ、システム・デバイスが特定の組をなす用途に合わせられた、多種多様なプロセッサ集積回路の設計及び販売が非現実的なものになる。 【００１１】一般に、システム・デバイスは、通常、集積回路上のプロセッサ・ハードウェアと互換性のないカスタム・ハードウェアから構成されている。 さらに、各システム・デバイスは、一般に、特定の機能にだけ役立つカスタム設計である。 集積回路上にある利用されていないシステム・デバイスによって、デバイス領域が浪費され、そのため、デバイス・コストが増大する。 利用されないデバイスによって、電力が消費される可能性もある。 【００１２】 【発明が解決しようとする課題】本発明の目的は、一般に、単一ＶＬＳＩデバイスにおけるシステム機能の統合を強化して、システムを単純化し、システム・コストを低減することにある。 従って、本発明の目的は、特定のシステム・デバイスに割り当てられる集積回路領域を最小限に抑え、同時に、プロセッサ集積回路上に多種多様なシステム・デバイス・タイプを設ける柔軟性を付与することにある。 【００１３】 【課題を解決するための手段】複数プロセッサ集積回路は、システム・デバイスのコンポーネントまたはプロセッサ・コアのコンポーネントとして利用可能なリソースのプールを具現化するものである。 この回路は、特定のシステム・デバイスの構成において特に有用な特殊機能ブロックのグループも備えている。 この回路には、割り当て制御機構が設けられており、そのため、これらのリソースをグループに対して動的に割り当てることが可能になる。 【００１４】集積回路は、割り当て制御機構も備えている。 割り当て制御機構は、これらのリソース・グループのそれぞれが、システム・デバイスまたはプロセッサ・
コアとして機能するように構成することが可能である。 【００１５】さまざまな実施態様において、リソース・
グループから構成可能なシステム・デバイス（今後は、
構成可能デバイス）には、ＩＤＥ、ＳＣＳＩ、または、
ファイバ・チャネル・タイプの外部ディスク・ドライブとのインタフェースが可能な少なくとも１つのディスク・インタフェース・アダプタが含まれている。 構成可能デバイスは、１００−ＢａｓｅＴまたはギガバイトの相互接続とのインタフェースをとることが可能なネットワーク・アダプタとして、または、ディスプレイ・アダプタとして構成することも可能である。 【００１６】 【発明の実施の形態】当該技術において既知のネットワーク・アダプタ１００（図１）は、ホスト・コンピュータ・システム（不図示）に対する接続１０２と、ホスト・インタフェース及びＤＭＡブロック転送エンジン１０
４を備えている。 ホスト・インタフェース及びＤＭＡブロック転送エンジン１０４は、ホスト・コンピュータ・
システムのメモリから出力ＦＩＦＯ１０６にデータをフェッチし、入力ＦＩＦＯ１０８からのデータをホスト・
コンピュータ・システムのメモリに記憶する。 出力ＦＩ
ＦＯ１０６からのデータは、出力ブロック処理論理回路１１０による伝送のために用意され、巡回冗長検査（Ｃ
ＲＣ）のようなエラー検出コードが生成され（１１
２）、データが、パケットをなすようにフレーム構成される（１１４）。 パケットは、並直列変換／直並列変換器１１６によって送信され、ローカル相互接続１１８を介して物理インタフェース（不図示）に対して出力される。 受信データは、ローカル相互接続１１８を介して、
物理インタフェース（不図示）から並直列変換／直並列変換器１１６に、さらに、入力ブロック処理論理回路１
２０に受信される。 入力ブロック処理論理回路１２０には、ネットワーク・アダプタ１００にアドレス指定される受信パケットを認識するためのアドレス認識装置１２
２、及び、ＣＲＣチェッカ１２４が含まれている。 ＡＣ
Ｋ生成器１２６は、ネットワーク・アダプタ１００によって用いられるネットワーク・プロトコルが必要とする肯定応答パケットを生成し、送信に備えて、出力ブロック処理論理回路１１０に送り込む。 次に、受信データが、ホスト・コンピュータ・システムのメモリに送り込むため、入力ＦＩＦＯ１０８に納められる。 ネットワーク・アダプタ１００は、一般に、コマンド・バッファ１
３０、及び、ホスト・コンピュータ・システムからのコマンドを解読して、実行するためのコマンド構文解析エンジン１３２を備えており、これらのコマンドには、送信されるデータ・ブロックのリスト、及び、受信パケットに関するメモリ内における宛先アドレスのリストを含むことが可能である。 【００１７】既知のように、ネットワ−ク・アダプタ、
ディスク・インタフェース、及び、ＲＡＩＤコントローラを含む多くの周辺装置は、インテリジェント周辺装置（インテリジェント・ペリフェラル）２００（図２）として実施可能である。 一般に、インテリジェント周辺装置は、ローカル・プロセッサ２０４にアクセス可能なローカル・メモリ２０２を備えている。 ローカル・メモリ２０２とホスト・コンピュータ・システムの間で、接続２０８を介して、データの読み取り及び書き込みを行うため、ホスト・インタフェース及びＤＭＡ転送エンジン２０６が設けられる場合が多い。 ローカル・プロセッサ２０４は、ファームウェア・メモリ２１０からの命令を実行する。 入力ＦＩＦＯ２１２、出力ＦＩＦＯ２１４、
コマンド・バッファ２１６は、ローカル・メモリ２０２
内のデータ構造として実施される。 小型周辺特定装置（特定ペリフェラル用装置）２１８は、プログラムされたＩ／Ｏ（ＰＩＯ）２２０経路を介したプロセッサとの接続、及び／または、ＤＭＡエンジン２２２を介したローカル・メモリ２０２と接続する。 【００１８】インテリジェント周辺装置の場合、ファームウェア・メモリ２１０には、周辺装置を操作するための命令が納められている。 これらの命令には、プロセッサが、インテリジェント周辺装置２００のタイプに応じて必要となるアドレス認識２３０、ＣＲＣ検査２３２、
ＣＲＣ生成２３４、パケット・フレーム構成２３６、及び、ＡＣＫ生成２３８を実施できるようにする命令を含むことが可能である。 ファーウェア・メモリ２１０の内容は、一般に、インテリジェント周辺装置２００のタイプに合わせてカスタマイズされる。 インテリジェント周辺装置２００がネットワーク・アダプタの場合、周辺特定装置（特定ペリフェラル用装置）２１８は、並直列変換／直並列変換装置とすることが可能である。 あるいはまた、インテリジェント周辺装置２００がディスク・コントローラまたはＲＡＩＤコントローラの場合、周辺特定装置２１８には、ディスク・ドライブ（不図示）に接続するためのローカル相互接続２４０とのインタフェースをとる装置を含むことも可能である。 【００１９】本複数プロセッサ集積回路３００（図３）
は、少なくとも２つのプロセッサ・コア３０２を備えている。 プロセッサ・コア３０２の少なくとも１つは、第１レベル転換可能命令キャッシュ３０４及び第１レベル転換可能データ・キャッシュ３０６に関連している。 より高レベルのキャッシュ及び／またはメイン・メモリに接続するための第２レベルキャッシュ３０８及びメモリ・バス・インタフェース３１０も設けられている。 【００２０】集積回路３００は、数組の周辺特定装置（ＰＳＡ）も備えており、特定の実施態様の場合、これらのＰＳＡには、ネットワーク・インタフェースＰＳＡ
３１２、ディスク・インタフェースＰＳＡ３１４、及び、ディスプレイ・アダプタＰＳＡ３１６が含まれる。
これらのＰＳＡ３１２、３１４、及び、３１６は、各コア・プロセッサからアドレス指定可能である。 ＰＳＡ３
１２、３１４、及び、３１６は、再構成可能Ｉ／Ｏピン３１８を介して、集積回路外部の回路要素との通信を行う。 【００２１】転換可能データ・キャッシュ３０６及び転換可能命令キャッシュ３０４として利用可能な、本発明による転換可能キャッシュ４００（図４）は、プロセッサ・ポート４０２を介してプロセッサ・メモリ参照を受ける。 転換可能キャッシュは、２つのモード、すなわち、キャッシュ・モードとローカル・メモリ・モードを備えている。 【００２２】集積回路の特定のプロセッサ３０２がインテリジェント周辺装置として利用される場合、関連する転換可能データ・キャッシュ３０４及び転換可能命令キャッシュ３０６は、ローカル・メモリ・モードで動作する。 さらに、転換可能命令キャッシュ３０６は、ローカル・メモリ・モードで動作する場合、集積回路に設けられたＰＳＡ３１２、３１４、及び、３１６の１つ以上を利用することが可能な、特定のインテリジェント周辺装置に適したファームウェアがロードされ、再構成可能Ｉ
／Ｏピン３１８の適合するピンが、利用される各ＰＳＡ
に接続される。 集積回路の特定のプロセッサ３０２が、
汎用処理リソースとして用いられる場合、関連する転換可能データ・キャッシュ３０４及び転換可能命令キャッシュ３０６は、キャッシュ・モードで動作する。 モード選択は、モード設定論理回路３２０の制御下にある。 別のプロセッサの制御下において、または、外部直列ＥＥ
ＰＲＯＭから読み取られたコードによって、各転換可能命令キャッシュ３０６に対する書き込みが行えるように、ファームウェア・ローダ３２２が設けられている。 【００２３】キャッシュ・モードの場合、これらのメモリ参照のためのアドレスは、タグ・アドレス部分４０４
（図４）とハイ・アドレス（ｈｉｇｈ ａｄｄｒｅｓ
ｓ）部分４０６に分割される。 タグ・アドレス部分４０
４は、タグ・メモリ４０８のあるラインにアドレス指定するために用いられる。 タグ・メモリの各ラインは、キャッシュ管理に必要ないくつかのアドレス・タグとフラグを備えている。 タグ・メモリ４０８のアドレス指定されたラインのアドレス・タグと高アドレス部分４０６
が、ウェイ特定（ｗａｙ−ｓｐｅｃｉｆｉｃ）コンパレータ４１０、４１２において比較される。 ２つのウェイ特定コンパレータ４１０、４１２が例示されているが、
本発明は、追加ウェイ特定コンパレータを検討している。 コンパレータの結果は、ヒット論理回路要素４１４
によって、メモリ参照がそのキャッシュでヒットを記録したか否かを判定するために利用される。 【００２４】ヒットと評価するウェイ特定コンパレータのＩＤが、マルチプレクサ４１６によって、データ・メモリ４１８に対するアドレス指定のため、タグ・アドレス部分４０４と共に送られる。 アドレス部分は、パイプライン・ラッチ４２０によって、タグ・メモリと他の論理回路の遅延を考慮して、必要に応じて遅延させることが可能である。 キャッシュにおいて見受けられる読み取りは、プロセッサ・ポート４０２を介した、データ・メモリ４１８からプロセッサ・コア３０２（図３）のような付加プロセッサ・コアへの読み取りである。 キャッシュにおいてヒットした書き込み参照は、上位レベル・メモリ・ポート４２６を介した書き込みによって、高レベル・メモリを更新するため、ミス時フェッチ／格納論理回路４２４のライトバック待ち行列４２０に入れられる。 【００２５】ローカル・メモリ・モードの場合、プロセッサ・メモリ参照は、プロセッサ・ポート４０２を介して受ける。 これらの参照のためのアドレスは、ウェイ・
アドレス部分４３０、タグ・アドレス部分４０４、及び、ハイ・アドレス部分４３２に分割される。 タグ・アドレス部分４０４は、ウェイ・アドレス４３０と共に、
データ・メモリのアドレス指定に用いられ、一方、ハイ・アドレス部分４３２は、範囲限界論理回路４３４によって、そのアドレスがローカル・メモリ内にあるか、または、ローカル・メモリの範囲外のアドレスであるか、
従って、高レベル・メモリに配置されているかを判定するために検査される。 次に、データ・メモリ４１８の選択ラインに対するローカル・メモリ読み取り及び書込み操作が実施され、一方、高レベル・メモリについては、
範囲外時フェッチ／格納論理回路４３６によって、上位レベル・メモリ・ポート４２６を介した範囲外操作が実施される。 【００２６】命令キャッシュ３０６または命令／データ組み合わせキャッシュとして用いられる転換可能キャッシュ・メモリは、ファームウェア・ローダ３２２による書き込みアクセスを可能にする、ファームウェア・ローダ・ポート４４０を備えている。 この書き込みアクセスは、転換可能キャッシュに関連したプロセッサ３０２の代わりに、ファームウェア・ローダ３２２を有効に用いることによって実現する。 【００２７】特定の実施態様において、転換可能キャッシュ・メモリは、高レベル・メモリとキャッシュ・データ・メモリの間で確定できるデータ・ブロックを転送することが可能なブロック転送エンジンも備えている。 このブロック転送エンジンは、ネットワーク・パケットまたはディスク・セクタに対応することが可能なデータ・
ブロックを転送するために利用される。 【００２８】本発明では、さまざまな組み合わせの周辺特定装置を備える複数プロセッサ集積回路が企図されている。 特に、本発明では、１００−ＢａｓｅＴネットワーク、ギガバイト・ネットワーク、ＵＳＢ、ファイアワイヤ、及び、インフィニバンドを含むシリアル・ポート、ＳＣＳＩ、ファイバ・チャネル、及び、ＩＤＥディスク・インタフェースを含むディスク・インタフェース、ＳＶＧＡグラフィックス・アクセラレータ、及び、
ＤＤＲ−ＤＲＡＭ及びＳＤＲＡＭメモリ・コントローラの１つ以上に適した、ＰＳＡ３１２、３１４、３１６を備えた実施態様が企図されている。 【００２９】代替実施態様の場合、転換可能キャッシュ・メモリ３０４、３０６、プロセッサ３０２、及び、第２レベル・キャッシュ３０８が、全て、集積回路設計技術において周知の標準セル及びフルカスタム技法で造られる。 ファームウェア・ローダ３２２の制御下において、ＰＳＡに構成可能なフィールド・プログラマブル・
ゲート・アレイ（ＦＰＧＡ）・セルのブロックが設けられている。 【００３０】集積回路５００の第２の代替実施態様において、集積回路は、それぞれ、第１レベルのデータ・キャッシュ５０４と、命令キャッシュ５０６を備える、いくつかのプロセッサ５０２，５０３を備えている。 各プロセッサは、ファームウェア・ローダ５１０の制御下においてロードすることが可能な、また、モード設定論理回路５１２の制御下において、図４に関連して前述のローカル・メモリ・モードまたはキャッシュ・モードに設定可能な、関連する転換可能第２レベル・キャッシュ５
０８，５０９を備えている。 メモリ・バス・インタフェース５１６を介して、集積回路を利用するコンピュータ・システムの高レベル・キャッシュまたはメイン・メモリ（不図示）にキャッシュ・ミス操作を渡すように接続された、第３レベル・キャッシュ５１４も設けられている。 【００３１】第２の代替実施態様の各プロセッサは、ネットワークＰＳＡ５２０、ディスク・コントローラＰＳ
Ａ５２２、及び、ディスプレイＰＳＡ５２４のような周辺特定装置にアドレス指定することが可能である。 ＰＳ
Ａは、再構成可能なＩ／Ｏピン５２６のグループを介して外部装置との通信を行う。 本発明では、並列ポートＰ
ＳＡも設けて、再構成可能Ｉ／Ｏピン５２６のうちの複数のＩ／Ｏピンを並列ポート入力／出力ピンとして利用できるようにすることも企図されている。 【００３２】システム・ブート時に、モード設定論理回路５１２は、各プロセッサ５０２、５０３が、汎用プロセッサとして利用できるように設定することもできるし、あるいは、１つ以上の特定プロセッサ５０３が、専らインテリジェント周辺装置として機能するように設定することも可能である。 プロセッサ５０３を専らインテリジェント周辺装置として機能させる設定には、関連する転換可能キャッシュ５０９をメモリ・モードに構成することが含まれる。 プロセッサ５０３が、インテリジェント周辺装置として設定される場合、ファームウェア・
ローダ５１０を用いて、適合するファームウェア・コードが関連する転換可能キャッシュ５０９の少なくとも一部にロードされる。 ファームウェアのロード後に転換可能キャッシュ５０９に残る空間は、データのために利用することが可能である。 【００３３】本複数プロセッサ集積回路６０２を具現化したシステム６００（図６）は、システム・メモリ６０
４、ディスプレイ装置６０６、キーボード及びマウス６
０８、ディスク・メモリ・システム６１０、及び、ネットワーク物理インタフェース６１２を備えている。 また、ファームウェアＥＥＰＲＯＭ６１４も設けられている。 【００３４】ネットワーク物理インタフェース６１２には、複数プロセッサ集積回路６０２が、ネットワーク回路要素で遭遇する可能性のある電圧サージによって破壊されないようにするための保護装置が含まれている。 ネットワーク物理インタフェース６１２には、複数プロセッサ集積回路６０２の低電圧信号を、ネットワークにおいて一般的な高電圧及び高電力信号レベルに適応させるためのレベル・シフト装置も含まれている。 【００３５】第１のプロセッサ６２０は、システム・プロセッサとして動作し、その関連する転換可能キャッシュ６２２は、キャッシュ・メモリとして動作する。 転換可能キャッシュ６２２においてミスする参照は、高レベル・キャッシュ６２４に渡され、そこでミスする参照は、システム・メモリ６０４に渡される。 【００３６】第２の転換可能キャッシュ６２６は、メモリとして構成され、第２のプロセッサ６２８と関連したメモリとして動作する。 システムの初期設定が済み、ファームウェアＥＥＰＲＯＭ６１４から第２の転換可能キャッシュ６２６へのファームウェア・コードの転送が済むと、第２のプロセッサ６２８は、ディスク・インタフェースＰＳＡ６３０と共に、ディスク・メモリ６１０を制御するインテリジェント・ディスク・コントローラ６
３２として動作する。 【００３７】第３の転換可能キャッシュ６３６も、メモリとして構成され、第３のプロセッサ６３８と関連したメモリとして動作する。 プロセッサ６３８は、グラフィックスＰＳＡ６４０と接続されている。 システムの初期設定が済み、ファームウェアＥＥＰＲＯＭ６１４から第３の転換可能キャッシュ６３６へのファームウェア・コードの転送が済むと、第３のプロセッサ６３８、第３の転換可能キャッシュ６３６、及び、グラフィックスＰＳ
Ａ６４０は、インテリジェント・グラフィックス・アクセラレータ及びグラフィックス・インタフェース６４２
として動作する。 【００３８】同様に、第４の転換可能キャッシュ６４６
は、第４のプロセッサ６４８に関連したメモリとして構成される。 第４のプロセッサ６４８は、ネットワークＰ
ＳＡ６５０及びキーボード／マウス・インタフェースＰ
ＳＡ６５２に接続されている。 システムの初期設定が済み、ファームウェアＥＥＰＲＯＭ６１４から第４の転換可能キャッシュ６４６へのファームウェア・コードの転送が済むと、第３のプロセッサ６４８、第４の転換可能キャッシュ６４６、ネットワークＰＳＡ６５０、及び、
キーボード／マウス・インタフェースＰＳＡ６５２は、
インテリジェント・ネットワーク・アダプタ及びキーボード／マウス・インタフェース６５４として動作する。 【００３９】本システムの代替実施態様の場合、ファームウェアＥＥＰＲＯＭ６６０は、システム・メモリ６０
４と同様に、メモリ・バスを介してアクセスされる。 この発明は、例として次のような実施形態を含む。 【００４０】（１）集積回路５００であって、複数のプロセッサ５０２、５０３と、ローカル・メモリ・モードとキャッシュ・モードで動作可能な少なくとも１つの転換可能キャッシュ５０８と、前記転換可能キャッシュ５
０８から命令を受信するように接続された、前記複数のプロセッサのうちの第１のプロセッサ５０２と、前記第１のプロセッサ５０２によってアドレス指定可能な少なくとも１つの特定ペリフェラル用装置５２０を含み、前記転換可能キャッシュ５０８が前記キャッシュ・モードで動作している場合には、前記第１のプロセッサ５０２
が、汎用プロセッサとして動作可能であり、前記転換可能キャッシュがローカル・メモリ・モードで動作している場合には、前記第１のプロセッサ５０２が、インテリジェント・ペリフェラルのプロセッサとして動作可能である、集積回路。 【００４１】（２）さらに、第２のキャッシュ５０９を含み、前記複数のプロセッサのうち第２のプロセッサ５
０３が、前記第２のキャッシュ５０９から命令を受信するように接続し、前記第２のプロセッサが、汎用プロセッサとして動作可能である、（１）に記載の集積回路。 【００４２】（３）前記特定ペリフェラル用装置が、少なくとも１つのインテリジェント・ペリフェラル用の特定ペリフェラル用装置として用いるように構成することが可能な、複数のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）・セルを含む、（２）に記載の集積回路。 【００４３】（４）前記特定ペリフェラル用装置５２２
が、前記集積回路の前記複数のプロセッサのうちのプロセッサ５０２と、ファイバ・チャネル、ＳＣＳＩ、及び、ＩＤＥディスク・インタフェース規格から構成されるグループから選択された規格に準拠した少なくとも１
つのディスク・インタフェースをインタフェースする装置を含む、（２）に記載の集積回路。 【００４４】（５）前記特定ペリフェラル用装置５２０
が、データの直列化及び非直列化を実施するための装置を含む、（２）に記載の集積回路。 【００４５】（６）前記第１のプロセッサ５０２、前記転換可能キャッシュ５０８、及び、前記特定ペリフェラル用装置５２０の前記データ直列化及び非直列化装置が、１００−ＢａｓｅＴネットワーク、ギガビット・ネットワーク、ＵＳＢ、ファイア・ワイヤ、及び、インフィニバンドから構成されるグループから選択された周辺装置に用いられる、インテリジェント周辺アダプタとして動作可能である、（５）に記載の集積回路。 【００４６】（７）少なくともキャッシュ・モードとローカル・メモリ・モードで動作する、コンピュータ・システムに用いられる転換可能キャッシュ・メモリ４００
であって、キャッシュ・タグ・メモリ４０８と、前記キャッシュ・タグ・メモリに接続し、キャッシュ・モードでキャッシュ・ヒットを判定することが可能な比較４１
０及びヒット４１４論理回路と、キャッシュ・モードにおいて、読み取り操作中にヒットするデータを提供するように接続し、また、ローカル・メモリ・モードにおいて、読み取り操作中に特定アドレスのデータを提供するように接続するキャッシュ・データ・メモリ４１８と、
ローカル・メモリ・モードにおいて、特定アドレスに書き込み可能なキャッシュ・データ・メモリ１４と、読み取り操作中に、前記比較及びヒット論理回路によってミス（ｍｉｓｓ）と判定されたキャッシュ・ラインをキャッシュ・データ・メモリにフェッチする読み取り制御回路要素４２２と、を含む転換可能キャッシュ・メモリ。 【００４７】（８）さらに、キャッシュ・モードにおいて、書込み操作時にシステムの高レベルのメモリを更新する書き込み制御回路要素４２０を含み、前記書き込み制御回路要素４２０が、ライトスルー・モードで動作可能である、（７）に記載の転換可能キャッシュ・メモリ。 【００４８】（９）前記書き込み制御回路要素４２０
が、ライトバック・モードで動作可能である、（７）に記載の転換可能キャッシュ・メモリ。 【００４９】（１０）さらに、実行可能コードを転換可能キャッシュ・メモリにロードすることが可能なファームウェア・ロード・ポート４４０を含む、（７）に記載の転換可能キャッシュ・メモリ。 【００５０】本発明は、特に、その望ましい実施態様に関連して示され、解説されたが、当業者には明らかなように、本発明の精神及び範囲を逸脱することなく、その形態及び細部にさまざまな他の変更を加えることが可能である。 もちろん、さまざまな実施態様に対して本発明を適応させる上において、本明細書に開示され、付属の請求項に包含されるより一般的な本発明の概念から逸脱することなく、さまざまな変更を加えることが可能である。

【図面の簡単な説明】 【図１】当該技術において周知のネットワーク・アダプタのブロック図である。 【図２】当該技術において周知のプロセッサのブロック図である。 【図３】第１レベルの転換可能キャッシュ及び特定ペリフェラル用装置を具現化した集積回路のブロック図である。 【図４】システム装置のキャッシュ・メモリの働きをするか、または、ローカル・メモリの働きをするように構成可能なメモリのブロック図である。 【図５】第２レベルの転換可能キャッシュを具現化した代替実施態様のブロック図である。 【図６】本複数プロセッサ集積回路を組み込み、ファームウェアのためにＥＥＰＲＯＭを設けるシステムのブロック図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁷識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/38 ３７０ Ｇ０６Ｆ 9/38 ３７０Ｘ 15/16 ６４０ 15/16 ６４０Ｂ 15/78 ５１０ 15/78 ５１０Ｇ Ｆターム(参考） 5B005 JJ23 KK13 MM05 5B013 DD05 5B045 BB54 DD01 DD12 GG17 KK08 5B062 CC04 DD01